[发明专利]数据控制信号的校正电路与校正方法

说明书

技术领域

本发明是有关于一种数据控制信号的校正电路与校正方法，更特别有关于一种用于动态随机存取存储器的数据控制信号的校正电路与校正方法。

背景技术

图1为已知存储器控制器10耦接DDR(double data rate)存储器12的示意图。该存储器控制器10利用双向的数据闪控信号DQS(data strobesignal)，将数据信号DQ(data signal)写入至该DDR存储器12，或将数据信号DQ自该DDR存储器12读出。于写入操作时，该存储器控制器10会传送该数据闪控信号DQS及该数据信号DQ至该DDR存储器12。另外，于读取操作时，该DDR存储器12会传送该数据闪控信号DQS及该数据信号DQ至该存储器控制器10。

于DDR存储器规格中，该存储器控制器10与该DDR存储器12通过该数据闪控信号DQS的每一升缘(rising edge)与每一降缘(falling edge)去取样该数据信号DQ的数据，因此该数据闪控信号DQS与该数据信号DQ间的匹配程度对于数据撷取的有效性而言为相当重要。

于该存储器控制器10或该DDR存储器12中，该数据闪控信号DQS是会通过如图2所示的输出驱动电路14所输出。该输出驱动电路14是至少由一PMOS晶体管14a与一NMOS晶体管14b所组成，且其具有输出端15，用以输出该数据闪控信号DQS。当该PMOS晶体管14a与该NMOS晶体管14b具有相同的驱动能力时，该输出端15所输出的数据闪控信号DQS(如图3所示)其升缘时间tr与其降缘时间tf为相等。然而，由于该PMOS晶体管14a与该NMOS晶体管14b于制程上的差异等问题，使得两者的驱动能力通常并不相同，该数据闪控信号DQS的升缘时间tr与降缘时间tf因此并不相等。举例而言，若该PMOS晶体管14a的驱动能力比该NMOS晶体管14b弱时，则数据闪控信号DQS的升缘时间tr是会长于其降缘时间tf。反之，若该PMOS晶体管14a的驱动能力比该NMOS晶体管14b强时，则该数据闪控信号DQS的升缘时间tr是会短于其降缘时间tf。

同样地，该数据信号DQ亦通过相同于图2所示的输出驱动电路14输出，因此数据信号DQ的升缘时间与降缘时间亦通常不相等。

一般而言，当该PMOS晶体管与该NMOS晶体管不匹配(即驱动能力不同)时，若该数据闪控信号DQS与该数据信号DQ的转移边缘(transition edge)在同一时间同为升缘发生或同为降缘发生，则该数据闪控信号DQS与该数据信号DQ间的信号偏离(DQ-DQS skew)是会最小；反之，若该数据闪控信号DQS与该数据信号DQ的转移边缘在同一时间互为反向时(即一个升缘发生，而另一个降缘发生)，则该数据闪控信号DQS与该数据信号DQ间的信号偏离为最大。以图4为例，假设该PMOS晶体管与该NMOS晶体管不匹配造成该数据闪控信号DQS与该数据信号DQ的升缘时间短于其降缘时间时，则该数据闪控信号DQS与该数据信号DQ间的信号偏离是会在时间t1至t2期间内为最小，而在时间t3至t4期间内为最大。因此，该数据闪控信号DQS与该数据信号DQ在时间t3至t4期间内的信号偏离是会造成数据撷取的有效时间受到限制。

发明内容

本发明的一目的是在于提供一种数据控制信号的校正电路及校正方法，藉以降低数据闪控信号与数据信号间的信号偏离，进而改善数据撷取的有效时间受到限制的问题。

为了达到上述的目的，本发明提供一种数据控制信号的校正电路，且其包含时间延迟补偿电路及压控延迟电路，其中该时间延迟补偿电路用以接收两相互补的信号及一直流电压，该直流电压是与该两相互补的信号分别具有两电压交点，该时间延迟补偿电路根据该两电压交点间的时间差而输出控制电压；及该压控延迟电路用以接收该数据控制信号，并根据该控制电压而将该数据控制信号延迟预定时间，藉以降低该数据控制信号与数据信号间的信号偏离。

本发明还提供一种实时校正数据控制信号与数据信号的方法，用以校正动态随机存取存储器的数据控制信号，该校正方法包含下列步骤：提供两相互补的第一信号与第二信号、及直流电压，其中该直流电压是与该第一信号相交于第一电压交点，并与该第二信号相交于第二电压交点；以及根据该两电压交点的时间差，将该数据控制信号延迟预定时间。

附图说明

图1为已知存储器控制器耦接DDR存储器的示意图。

图2为已知输出驱动电路的示意图。

图3为数据闪控信号DQS的波形图。

图4为数据闪控信号DQS与数据信号DQ的波形图。