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[发明专利]数据译码电路及方法-CN202011082681.2在审
发明人：王凤翔;蒲俊玮 -专利权人：瑞昱半导体股份有限公司
申请日： 2020-10-12 - 公布日： 2022-04-12 - 主分类号： H03M13/29 文献下载
摘要：本申请公开一种数据译码电路以及数据译码方法。数据译码电路包含数据重组电路接收经由咬尾卷积码技术编码的编码数据，以依序辨识编码数据的第一未知位区段、已知位区段以及第二未知位区段，进一步依序衔接第二未知位区段与第一未知位区段为待译码数据。译码电路根据维特比算法及至少一已知位信息，对待译码数据进行译码产生译码结果，其中译码结果包含依序对应第二未知位区段与第一未知位区段的第二已译码位区段以及第一已译码位区段。数据还原电路依序衔接第一已译码位区段、对应已知位区段的已知译码位区段以及第二译码位区段，产生译码数据。
数据译码电路方法

[发明专利]一种自适应的极化码译码方法-CN201711084344.5有效
发明人：潘志文;于永润;刘楠;尤肖虎 -专利权人：东南大学
申请日： 2017-11-07 - 公布日： 2021-05-18 - 主分类号： H03M13/13 文献下载
摘要：本发明提出了一种自适应的极化码译码方法，包括如下步骤：选取最坏信息比特的位置；进行试探性置信传播译码，以判断信道状态；置信传播译码过程中的CRC校验；串行抵消列表译码。本发明方法结合极化码的置信传播译码方法和串行抵消列表译码方法，能够充分利用置信传播译码速度快的特点，只有当置信传播译码失败后，才使用串行抵消译码，通过自适应地设定置信传播译码的迭代次数和串行抵消列表译码的列表规模，以及使用两段CRC校验进行译码早期终止，进一步降低串行抵消列表译码的时延，既能保证译码速度，又能提高误比特率性能，实现了误码率性能和译码时延的有效折衷。
一种自适应极化译码方法

[发明专利]一种CRC辅助校验极化码译码方法和智能终端-CN201910351717.3有效
发明人：张力;曹安琪;何业军 -专利权人：深圳大学
申请日： 2019-04-28 - 公布日： 2023-04-11 - 主分类号： H03M13/13 文献下载
摘要：本发明公开了一种CRC辅助校验极化码译码方法和智能终端，所述方法包括：首先统计减少分裂的SCL译码规则下正确译码路径的分裂特性，基于正确译码路径的分裂次数及频率，译码时引入计数器对每条译码路径的分裂次数进行计数，在计数器最大差值达到门限值时及时删除分裂过于频繁的译码路径以降低译码复杂度。本方法在信息比特末端引入CRC比特辅助译码，本发明提出的基于CRC辅助的减少译码路径分裂极化码译码方法是基于减少分裂的SCL译码算法，引入CRC辅助译码极大提高了SR‑SCL译码算法的纠错性能，同时提出了新的修枝规则使得译码计算复杂度随着信噪比的增大逐渐低于增强的
一种 crc 辅助校验极化译码方法智能终端

[发明专利]一种基于FPGA的译码器-CN202110716250.5有效
发明人：曹强;张一凡 -专利权人：华中科技大学
申请日： 2021-06-25 - 公布日： 2023-02-07 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种基于FPGA的译码器及其设计方法，属于数据处理领域，基于FPGA的译码器包括：多个并行的译码器核；每个译码器核包括数据输入单元、数据输出单元和多个并行的译码单元，每个译码器核中译码单元的数量为令译码器核译码吞吐率最大时所需的译码单元的最小数量；每个译码器核中，多个并行的译码单元复用数据输入单元和数据输出单元，用于并行地对数据输入单元中的编码数据进行译码，并将译码后的数据传输至数据输出单元。可以利用多内存FPGA的内存通道和硬件资源实现该FPGA，可以简单扩展硬件规模，快速适应不同的FPGA硬件平台，在大规模FPGA上快速实现高性能译码。
一种基于 fpga 译码器

[发明专利]语音帧的译码方法及装置-CN201280001435.7无效
发明人：晏小龙;尹瑞;黄升;高燕 -专利权人：华为技术有限公司
申请日： 2012-09-17 - 公布日： 2013-04-03 - 主分类号： G10L19/16 文献下载
摘要：本发明实施例公开了一种语音帧的译码方法及装置，所述方法包括：首先基站接收移动终端发送的语音帧，再根据译码速率指示中指示的译码速率对所述语音帧的数据进行译码，当所述基站根据所述译码速率指示中指示的译码速率对所述语音帧的数据译码失败时，所述基站从预设置的速率集中选择译码速率对所述语音帧的数据进行译码。本发明在基站通过译码速率指示中指示的译码速率对语音帧的数据译码失败时，通过从预设置的速率集中选择与语音帧对应的正确译码速率对语音帧的数据进行译码，从而提升了系统的译码性能。本发明适用于通信系统领域。
语音译码方法装置

[发明专利]基于重叠复用的译码方法、装置及调制解调方法和系统-CN201610934481.2有效
发明人：不公告发明人 -专利权人：中广（舟山）有线信息网络有限公司
申请日： 2016-10-25 - 公布日： 2021-10-26 - 主分类号： H04L1/00 文献下载
摘要：一种基于重叠复用的译码方法、装置及调制解调方法和系统，基于球译码算法对携带有输入信息的数字信号在相应域内进行译码，得到最佳译码路径，以进行判决输出。基于球译码算法进行译码，简化了译码过程，节省了系统资源，降低了译码复杂度，同时提高译码输出的实时性并保证了系统的性能。从而实现了随着重叠复用次数的增加，译码复杂度较低。同时又能在保证较好的译码性能的前提下，使得重叠复用次数较大的译码方法能够实用化。
基于重叠译码方法装置调制解调系统

[发明专利]Turbo乘积码的译码方法、装置、译码器及计算机存储介质-CN201811063021.2有效
发明人：孙二坤;王卫明;殷俊杰 -专利权人：中兴通讯股份有限公司
申请日： 2018-09-12 - 公布日： 2022-11-15 - 主分类号： H03M13/29 文献下载
摘要：本发明实施例公开了一种Turbo乘积码的译码方法，包括：获取Turbo乘积码的接收接收码字，对所述接收码字进行设置的第一迭代译码次数的迭代译码；根据第一译码规则对所述第一迭代次数的迭代译码的译码结果进行判断，得到用于表征译码结果的译码标识；根据所述译码标识对所述第一迭代次数的迭代译码后的所述Turbo乘积码进行纠错处理。本发明实施例还公开了一种Turbo乘积码的译码装置、译码器及计算机存储介质。
turbo 乘积译码方法装置译码器计算机存储介质

[发明专利]一种译码方法及相关装置-CN202310778381.5有效
发明人：莫雄;郭超;伦建坤;黄运新 -专利权人：深圳大普微电子科技有限公司
申请日： 2023-06-29 - 公布日： 2023-09-29 - 主分类号： H03M13/37 文献下载
摘要：本发明实施例提供了一种译码方法及译码装置，用于提升对待译码序列的纠错性能。本发明实施例方法包括：获取校验矩阵和待译码序列；根据所述校验矩阵和所述待译码序列所生成的伴随式，校验所述待译码序列是否有误；若是，则根据初始化后的译码参数进行迭代计算，并根据迭代计算后的译码参数对所述待译码序列进行译码，所述初始化后的译码参数包括熵值阈值、位翻转序列、惩罚因子序列、第一伴随式和第二伴随式；输出译码结果。
一种译码方法相关装置

[发明专利]一种译码方法及装置-CN201910944426.5在审
发明人：马亮;魏岳军;梁璟 -专利权人：华为技术有限公司
申请日： 2019-09-30 - 公布日： 2021-03-30 - 主分类号： H03M13/11 文献下载
摘要：本申请涉及通信技术领域，公开了一种译码方法及装置。其中方法包括：获取待译码比特序列对应的LLR序列，LLR序列包括2w个LLR，待译码比特序列是通过对第一比特序列进行极化码编码得到的；w为大于或等于1的整数；确定待译码比特序列对应的低密度奇偶校验LDPC码校验矩阵；基于LDPC码校验矩阵对LLR序列进行译码，得到第一译码结果；根据第一译码结果得到译码比特序列。采用上述方法，针对于通过极化码编码得到的待译码比特序列，通过确定待译码比特序列对应的LDPC码校验矩阵，能够使用LDPC码译码器对待译码比特序列对应的LLR序列进行译码，从而使得极化码译码和LDPC码译码可以实现共模译码
一种译码方法装置

[发明专利]一种基于CRC的LDPC码混合译码方法-CN202210545215.6在审
发明人：王栋;史治平 -专利权人：电子科技大学长三角研究院（湖州）;电子科技大学
申请日： 2022-05-19 - 公布日： 2022-11-01 - 主分类号： H03M13/09 文献下载
摘要：本发明属于信道编码技术领域，具体涉及一种基于CRC的LDPC码混合译码方法。本发明的混合译码方式，采用BP译码器作为前级译码器，ADMM译码器作为第二级译码器，并加入Hamming距离比较判决器，即当BP译码失败时，将错误码字对应的初始信道软信息送入ADMM译码器接着译码。为了尽可能大的提升BP‑ADMM混合译码器的性能，并尽可能降低混合译码时延，通过在LDPC码编码前加入CRC(Cyclic Redundancy Check，循环冗余校验)，以奇偶和CRC双重校验来校验前级译码器(BP译码器)是否译码正确。仿真显示，加入CRC校验后BP译码UEP(Undetected Error Probability，不可检错误概率)远低于单独采用奇偶校验BP译码后的UEP。
一种基于 crc ldpc 混合译码方法

[发明专利]删除译码路径的方法及装置-CN201810968321.9有效
发明人：刘荣科;韩旭;于天航 -专利权人：华为技术有限公司
申请日： 2018-08-23 - 公布日： 2020-12-25 - 主分类号： H04L1/00 文献下载
摘要：本申请公开了一种删除译码路径的方法及装置，以降低接收端进行信道译码的译码复杂度。该方法包括：译码器确定M条译码路径中的第m条译码路径的计数值，一条译码路径的计数值为该条译码路径中的满足预设条件的比特个数，一个比特满足预设条件包括在译码过程中计算得到的该比特的对数似然比小于或等于该比特对应的第一阈值；若第m条译码路径中的满足预设条件的比特个数与第一译码路径中的满足预设条件的比特个数之间的差值的绝对值大于或等于第二阈值时，译码器删除第m条译码路径，第一译码路径为M条译码路径中的最可靠的译码路径。
删除译码路径方法装置

[发明专利]一种半并行的前瞻性SC译码器设计方法和系统-CN202211672622.X在审
发明人：王家豪;刘澳;孙灿;陈分雄;李响;陈振兴 -专利权人：中国地质大学（武汉）
申请日： 2022-12-26 - 公布日： 2023-03-31 - 主分类号： H03M13/13 文献下载
摘要：本发明公开了一种半并行的前瞻性SC译码器设计方法与系统，其中系统包括控制模块、LLR处理模块、部分和模块和译码输出模块；方法包括：LLR处理模块接收LLR，译码器更新译码指令；LLR处理模块根据译码指令对LLR进行运算，并得到译码结果；译码器保存得到的译码结果，并根据译码结果更新部分和模块；LLR处理模块使用更新后的部分和模块继续译码，译码结束后由译码输出模块输出结果。本发明通过引入前瞻性G运算降低半并行SC译码器的延迟，提升硬件的实现效率。
一种并行前瞻性 sc 译码器设计方法系统

[发明专利]基于代数译码和MAP译码级联的TPC译码方法-CN202011100955.6有效
发明人：宋庆飞;陈洪明;张皓亮 -专利权人：宁夏金硅信息技术有限公司
申请日： 2020-10-15 - 公布日： 2022-05-13 - 主分类号： H03M13/45 文献下载
摘要：本发明属于数字通信技术领域，具体涉及一种基于代数译码和MAP译码级联的TPC译码方法。本发明的TPC译码算法应用于纠错码为扩展线性分组码或单偶校验码的TPC，并采取软输入/软输出(SISO)的反馈递推迭代译码，迭代部分由多维代数译码单元和多维MAP译码单元级联构成。改进了代数译码算法，使之能适用软输入/软输出的扩展线性分组码译码。本发明提出的代数译码和MAP译码级联方法，可以降低译码器的实现复杂度，并能对多种类型TPC进行译码，应用适用性强。
基于代数译码 map 级联 tpc 方法

[发明专利]一种Turbo码的动态迭代译码方法及装置-CN200910084578.9无效
发明人：郑艳利;杨文学 -专利权人：北京天碁科技有限公司
申请日： 2009-05-18 - 公布日： 2009-10-14 - 主分类号： H03M13/29 文献下载
摘要：本发明提供一种Turbo码的动态迭代译码方法，包括：在Turbo译码器每进行一次迭代译码后，对迭代译码结果进行硬判决，判断当前硬判决结果与上一个硬判决结果是否相似，并记录相似次数；当所述相似次数达到预设的第一门限时，停止所述Turbo译码器的迭代译码。本发明通过对Turbo译码器的译码结果进行硬判决，对硬判决结果进行相似性判断，自适应的选择译码迭代次数，从而实现在保证译码性能的基础上，减少Turbo译码的迭代次数，缩短译码时间，降低译码功耗。
一种 turbo 动态译码方法装置

[发明专利]半导体电路-CN200410054925.0无效
发明人：立花利一;岩崎良贵;远藤一哉;坂卷五郎 -专利权人：株式会社瑞萨科技
申请日： 2004-07-21 - 公布日： 2005-03-09 - 主分类号： G02F1/133 文献下载
摘要：本发明使用双译码方法。该方法使用：一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码8位地址信号的任意位，在先级第二译码器译码剩余位；若干个电平转换电路，转移前置译码电路的输出电平；和若干个后置译码电路，译码在前置译码电路中的译码器的输出，通过电平转换电路转换电平。
半导体电路