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[发明专利]扩频钟控-CN200780010406.6有效
发明人：马克·T·萨尤克;大卫·P·福利;陈建荣;史蒂文·德克 -专利权人：模拟装置公司
申请日： 2007-02-16 - 公布日： 2009-04-15 - 主分类号： H03K5/156 文献下载
摘要：状态机电路可用来控制多路复用电路，所述多路复用电路从多个输入时钟信号中选择各个信号并将各个信号提供至时钟合成电路，所述时钟合成电路响应于这样的输入时钟信号产生合成的时钟信号。所述状态机例如可被配置成使得所述合成的时钟信号是扩频时钟信号和/或具有比每个输入时钟信号高的标称频率的时钟信号。
扩频钟控

[发明专利]一种多基准时钟加权合成方法-CN201710291953.1有效
发明人：张萌;吕博;胡昌军;潘峰 -专利权人：工业和信息化部电信研究院
申请日： 2017-04-28 - 公布日： 2019-12-27 - 主分类号： H04J3/06 文献下载
摘要：本发明公开了一种多基准时钟加权合成方法，解决了组合时钟精度和稳定度差的问题，所述方法包括以下步骤：从多个时钟源获得时钟信号；对所述时钟信号进行去除噪声合成，得到去除噪声的时钟信号；对所述去除噪声的时钟信号，先利用KNN分类算法进行分类，再对分类后的信号进行加权合成，得到时钟合成信号。在对所述时钟信号进行去除噪声合成，得到去除噪声的时钟信号之前，对所述时钟信号进行异常信号检测，去除所述时钟信号中的奇异点。本发明所实现的频率基准信号频率准确度在n×E‑14量级，优于高品质单个铯钟1～2个数量级；本发明可以同时改善时钟源的短期和长期稳定性。
时钟信号去除噪声加权合成基准时钟时钟源合成频率基准信号长期稳定性频率准确度个数量级时钟合成异常信号高品质奇异点稳定度分类算法检测

[发明专利]网络设备及其时钟信号重建方法-CN200610060946.2无效
发明人：李宗锡;黄振文 -专利权人：鸿富锦精密工业（深圳）有限公司;鸿海精密工业股份有限公司
申请日： 2006-06-02 - 公布日： 2007-12-05 - 主分类号： H04L7/00 文献下载
摘要：一种网络设备，通信连接数字时钟供应器，且分别连接第一网络与第二网络，该网络设备包括：信号输入端口、信号解析模块以及信号合成模块。信号输入端口用于接收该数字时钟供应器提供的数字时钟信号。信号解析模块用于将该数字时钟信号解析为多个不同频率的时钟信号。信号合成模块用于根据所述不同频率的时钟信号产生与该数字时钟供应器提供的数字时钟信号相同的数字时钟信号。本发明所提供的网络设备及其时钟信号重建方法，利用信号合成模块将网络设备所使用的时钟信号合成与数字时钟供应器所产生的数字时钟信号相同的信号，并提供给其它的网络设备使用，降低了网络运营的成本。
网络设备及其时钟信号重建方法

[发明专利]基于FPGA的可配置的时钟频率合成装置-CN201210261705.X有效
发明人：刘大同;彭宇;刘连胜;刘川;见其拓 -专利权人：哈尔滨工业大学
申请日： 2012-07-26 - 公布日： 2013-01-16 - 主分类号： H04J3/06 文献下载
摘要：基于FPGA的可配置的时钟频率合成装置，属于收发器的发送时钟设计技术领域。它解决了使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，因而不能正确输出接收数据的问题。它的时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端，频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端，频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接，频率合成控制逻辑单元内部的配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成。本发明适用于时钟频率的合成。
基于 fpga 配置时钟频率合成装置

[发明专利]WIFI射频芯片参考时钟电路、时钟合成电路、应用处理器-CN201810729806.2在审
发明人：柳春青;郑发耀;魏建兴;廖智雄 -专利权人：福州瑞芯微电子股份有限公司
申请日： 2018-07-05 - 公布日： 2019-01-04 - 主分类号： H03L7/18 文献下载
摘要：本发明提供了一种时钟合成电路、应用处理器、WIFI射频芯片参考时钟电路，所述时钟合成电路用于与外部参考时钟单元连接，所述时钟合成电路包括第一分频器、PLL锁相环单元、时钟选择器。所述外部参考时钟单元用于提供时钟输入信号。所述时钟选择器用于接收第一时钟信号和第二时钟信号，并选择一路时钟信号进行输出；所述第一时钟信号为外部参考时钟单元直接传输至时钟选择器的时钟输入信号，所述第二时钟信号为时钟输入信号经过PLL锁相环单元后传输至时钟选择器的时钟信号这样，其他功能模块的参考时钟由应用处理器中的时钟合成电路生成，从而有效减少了晶振数量，达到缩小PCB面积、节约成本的目的。
时钟信号时钟合成电路时钟选择器参考时钟单元时钟输入信号应用处理器参考时钟电路锁相环外部参考时钟有效减少直接传输分频器晶振传输输出节约

[实用新型]一种信号发生器-CN201521010558.4有效
发明人：孙敏;宋烨曦;杨光 -专利权人：四川九洲电器集团有限责任公司
申请日： 2015-12-08 - 公布日： 2016-04-20 - 主分类号： H03L7/16 文献下载
摘要：本申请公开了一种信号发生器，包括：控制单元；时钟信号发生器，与所述控制单元相连，其中，所述控制单元控制所述时钟信号发生器产生第一时钟信号；频率合成器，与所述控制单元及所述时钟信号发生器相连，其中，所述时钟信号发生器将所述第一时钟信号发送至所述频率合成器，所述频率合成器基于所述第一时钟信号，生成第一信号以及第二时钟信号，所述第一时钟信号为所述频率合成器的时钟信号，所述第二时钟信号为所述控制单元的时钟信号，所述频率合成器将所述第二时钟信号发送至所述控制单元本实用新型提供上述信号发生器，用于解决现有技术中的信号发生器存在体积较大的技术问题，实现了减小信号发生器体积的技术效果。
一种信号发生器

[发明专利]用于内插延迟的电路和方法-CN201010105985.6有效
发明人：加濑清 -专利权人：飞思卡尔半导体公司
申请日： 2005-09-27 - 公布日： 2010-10-20 - 主分类号： H03L7/06 文献下载
摘要：所述差分反相器被耦合成接收差分时钟信号(140)，并被耦合成提供被反相的差分时钟信号。所述内插电路被耦合成接收所述时钟信号和所述被反相的时钟信号，并提供内插时钟信号，所述内插时钟信号相对于所述时钟信号具有第一延迟。所述差分比较电路被耦合成接收所述被反相的时钟信号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于所述时钟信号具有第二延迟。
用于内插延迟电路方法

[发明专利]用于内插延迟的电路和方法-CN200580033562.5无效
发明人：加濑清 -专利权人：飞思卡尔半导体公司
申请日： 2005-09-27 - 公布日： 2007-09-12 - 主分类号： H03L7/06 文献下载
摘要：所述差分反相器被耦合成接收差分时钟信号(140)，并被耦合成提供被反相的差分时钟信号。所述内插电路被耦合成接收所述时钟信号和所述被反相的时钟信号，并提供内插时钟信号，所述内插时钟信号相对于所述时钟信号具有第一延迟。所述差分比较电路被耦合成接收所述被反相的时钟信号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于所述时钟信号具有第二延迟。
用于内插延迟电路方法

[发明专利]一种信号发生器及其应用方法、系统-CN201410226396.1有效
发明人：黎英云;李浩;彭刚 -专利权人：深圳市开立科技有限公司
申请日： 2014-05-27 - 公布日： 2014-08-06 - 主分类号： G01R1/28 文献下载
摘要：本发明提出一种信号发生器及其应用方法、系统，所述信号发生器包括：时钟源、分频器、低通滤波器、功率合成器；所述时钟源，用于输出时钟信号；所述分频器，用于将所述时钟源输出的所述时钟信号分成两路时钟信号；所述低通滤波器，用于将所述两路时钟信号分别转换成低相位噪声信号；功率合成器，用于将所述两路低相位噪声信号合成一路。采用本发明的技术方案，通过将时钟信号经过简单的分频、滤波、合成环节处理，可以输出低相位噪声的测试信号。
一种信号发生器及其应用方法系统

[实用新型]一种多路时钟生成电路-CN201922256206.1有效
发明人：夏斐;王渊;邹小波 -专利权人：成都中微达信科技有限公司
申请日： 2019-12-16 - 公布日： 2020-09-22 - 主分类号： H03L7/06 文献下载
摘要：本实用新型公开了一种多路时钟生成电路，至少包括振荡器、频率合成器和时钟输出器，所述多路时钟生成电路还包括时钟处理模块，所述振荡器、所述频率合成器、所述时钟处理模块和所述时钟输出器按照依次级联的方式连接，所述振荡器生成的初始时钟信号传输至所述频率合成器，所述频率合成器生成的差分时钟信号传输至所述时钟处理模块，所述时钟处理模块生成的目标时钟信号传输至所述时钟输出器。
一种时钟生成电路

[发明专利]一种FPGA原型验证时钟装置-CN202010901378.4有效
发明人：夏军建;陈定豪 -专利权人：超聚变数字技术有限公司
申请日： 2020-08-31 - 公布日： 2023-07-04 - 主分类号： G06F1/06 文献下载
摘要：本申请实施例提供一种FPGA原型验证时钟装置，用以满足ASIC对至少两个不相关的时钟信号的需求。该装置包括时钟生成模块和验证模块，时钟生成模块与验证模块位于不同的PCB上，时钟生成模块包括第一级频率合成器和多个第二级频率合成器；第一级频率合成器用于生成N个第一时钟信号，将N个第一时钟信号输出给N个第二级频率合成器；N个第二级频率合成器中的一个用于根据N个第一时钟信号中的一个生成M个第二时钟信号，将M个第二时钟信号输出给验证模块；多个第二级频率合成器中除了N个第二级频率合成器之外的一个用于生成H个第三时钟信号，将H个第三时钟信号输出给验证模块；验证模块用于根据第四时钟信号对专用集成电路进行验证。
一种 fpga 原型验证时钟装置

[发明专利]以时钟与数据恢复为基础的时钟合成-CN201310309056.0有效
发明人： W.埃文斯;H.帕托维 -专利权人：因芬尼昂技术股份公司;拉姆巴斯公司
申请日： 2005-02-25 - 公布日： 2013-12-25 - 主分类号： H04L7/00 文献下载
摘要：本发明涉及以时钟与数据回复为基础的时钟合成。本发明通过对具有已知转换密度的一潜在噪音时钟来源信号执行一时钟与数据回复(CDR)操作而合成一时钟信号；该CDR操作响应该时钟来源信号而产生一所希望的时钟信号。为了减少在一串行数据无线收发器中的准同步接收与发射时钟间的串音，使用一单一共同的PLL以回复来自接收数据的接收时钟并自一潜在噪音发射时钟来源信号合成发射时钟。
时钟数据恢复基础合成

[发明专利]一种选择性呼叫接收器中锁相环之间的噪声抑制及其方法-CN99803578.5无效
发明人：达勒尔·E·戴维斯;斯科特·R·哈姆弗雷斯 -专利权人：摩托罗拉公司
申请日： 1999-02-10 - 公布日： 2001-04-18 - 主分类号： H03L7/06 文献下载
摘要：一个合成器(100)用于产生多个合成时钟信号(128,156)。这个合成器包括用于产生一个共同频率参考信号(103)的一个时钟源(102),和连接到这个共同频率参考信号、以产生多个所产生时钟信号(106,108)的一个时钟产生器(104),其中多个所产生时钟信号中的每一个与其它时钟信号相互偏离一预定相位偏移另外,这个合成器包括多个PLL(锁相环)(166—168)以产生多个合成时钟信号中被选择的一个,其中多个PLL中的每一个连接到多个所产生时钟信号中的相应一个,并且在其驱动下进行工作,其中多个所产生时钟信号之间的预定相位偏移对抑制根据其进行工作的
一种选择性呼叫接收器中锁相环之间噪声抑制及其方法

[发明专利]一种时钟倍频器和装置及时钟倍频方法-CN201110060332.5有效
发明人：于航;杨旭 -专利权人：北京龙芯中科技术服务中心有限公司
申请日： 2011-03-14 - 公布日： 2011-08-17 - 主分类号： H03K5/00 文献下载
摘要：本发明公开了一种时钟倍频器和装置及时钟倍频方法。该时钟倍频器包括：脉冲发生器，用于将外部输入时钟信号调整成为等周期脉冲时钟信号；移相器，用于根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号；相位合成器，用于将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号；分频器，用于对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出。其实现在没有锁相环的情况下实现时钟信号的倍频，和/或能够在辐射照射的条件下正常工作。
一种时钟倍频器装置倍频方法

[发明专利]补偿时钟信号之间的差异-CN02816361.3无效
发明人：保罗·多米特泽;威廉·恩格尔;雷蒙德·罗比多克斯 -专利权人： ADC宽带通道系统公司
申请日： 2002-08-22 - 公布日： 2004-11-10 - 主分类号： H03L7/00 文献下载
摘要：提供了一种时钟补偿电路(102)。所述电路包括时钟同步电路(110)，其耦合成接收输入时钟信号(101－1)，其中所述时钟同步电路生成主时钟信号，并生成多个内部逻辑时钟信号(105)。所述电路还包括相位比较器(120)和下变频器通路(115)，所述相位比较器耦合成接收所述内部逻辑时钟信号中的一个，并从相关接收机接收样本时钟(PHYRET)，其中所述相位比较器基于所述样本时钟和所述内部逻辑时钟信号中的一个之间的相位比较，生成控制信号，而所述下变频器通路耦合成接收每个所述内部逻辑时钟信号以及所述控制信号，并基于所述控制信号，使用所述内部逻辑时钟信号将数据与所述样本时钟同相地传送。
补偿时钟信号之间差异

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