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[发明专利]乘加运算装置及其乘加运算的控制方法-CN202110690348.8在审
发明人：曾柏皓;李峯旻;林榆瑄 -专利权人：旺宏电子股份有限公司
申请日： 2021-06-22 - 公布日： 2022-07-29 - 主分类号： G06F7/544 文献下载
摘要：本发明公开了一种乘加运算装置以及其控制方法。其中，乘加运算装置包括特征信息筛选器以及存储器内运算器。存储器内运算器记录特征信息的全部位。存储器内运算器依据筛选地址使特征信息与输入信息进行乘加运算来产生运算结果。
运算装置及其控制方法

[发明专利]一种实现AES加解密的方法及装置-CN201210236963.2无效
发明人：莫海锋;朱丽娟 -专利权人：记忆科技（深圳）有限公司
申请日： 2012-07-10 - 公布日： 2012-11-28 - 主分类号： H04L9/06 文献下载
摘要：本发明提供了一种实现AES加解密的方法及装置，该方法包括：将待加/解密数据加载至寄存器；将待加/解密数据输出至S盒复用单元进行Nr轮运算，Nr由密钥长度确定；S盒复用单元根据加/解密控制信号对寄存器发来的数据进行加/解密S盒运算操作；对S盒复用单元的输出数据进行加/解密的列混合运算、轮密钥加运算操作，并将运算结果缓存至寄存器；在第Nr轮运算时，将S盒复用单元的输出进行轮密钥加运算操作后输出结果完成加/解密。借此，本发明能够通过使用相同的寄存器缓存加密和解密轮运算的结果，并使用相同的逻辑实现S盒和逆S盒的运算，从而实现了降低芯片面积以及功耗的目的。
一种实现 aes 解密方法装置

[发明专利]矩阵乘法器及其操作方法-CN202110633358.8在审
发明人：陈建文;阮郁善;张志维;林永隆 -专利权人：创鑫智慧股份有限公司
申请日： 2021-06-07 - 公布日： 2022-11-08 - 主分类号： G06F17/16 文献下载
摘要：矩阵乘法器包含多条第一输入线、多条第二输入线以及运算数组。运算数组包括多个乘加运算胞。乘加运算胞中的第一乘加运算胞耦接至第一输入线中的对应第一输入线与第二输入线中的对应第二输入线，以接收第一输入值与第二输入值来进行乘加运算。当第一输入值以及第二输入值其中至少一个为指定值时，第一乘加运算胞的乘加运算为禁能。
矩阵乘法器及其操作方法

[发明专利]加/解密电路-CN201510753002.2有效
发明人：单伟君;刘丹;姜琨;李清;张纲;俞军;刘枫 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2015-11-07 - 公布日： 2019-05-28 - 主分类号： H04L9/06 文献下载
摘要：一种加/解密电路。所述加/解密电路包括：第一选择器、加/解密运算器、分配器、比较器及控制器，其中，所述分配器适于在所述控制器的控制下，将所述加/解密运算器最终运算结果或中间运算结果通过对应的输出端进行输出；所述比较器适于对所述第一输出端输出的数据与第二输出端输出的数据进行比较，并输出比较结果；所述控制器适于控制所述第一选择器的输出，控制加/解密运算器对所述第一选择器的输出执行加密运算或解密运算，以及控制所述分配器将所述加/解密运算器的最终运算结果或中间运算结果通过对应的输出端进行输出应用所述加/解密电路减小电路面积。
解密电路

[发明专利]一种高扩散轻量级分组密码HDLBC的实现方法及系统-CN202310498512.4在审
发明人：李永超;韦永壮;冯景亚 -专利权人：桂林电子科技大学
申请日： 2023-05-05 - 公布日： 2023-07-18 - 主分类号： H04L9/06 文献下载
摘要：本发明公开了一种高扩散轻量级分组密码HDLBC的实现方法，包括：获取明文或密文作为待加/解密数据；对待加/解密数据执行R轮加/解密运算，每一轮加密运算是对待加密数据执行RA1函数运算、分支异或运算、RA2函数运算以及P置换，每一轮加密运算中子密钥中部分比特参与RA1函数运算中轮密钥加运算；剩余比特参与RA2函数运算中轮密钥加运算；解密运算为加密运算的逆序执行，且R轮解密运算的子密钥使用顺序与R轮加密运算的子密钥的顺序相反。本发明所述方法设计了基于NAND运算的F函数以及设计了引入两个F函数实现影响所有分支的轮函数，更好的保证了算法的扩散性以及面积消耗。
一种扩散轻量级分组密码 hdlbc 实现方法系统

[发明专利]支持多输入多格式的低精度乘加运算器-CN202310920653.0有效
发明人：请求不公布姓名 -专利权人：深存科技（无锡）有限公司
申请日： 2023-07-26 - 公布日： 2023-10-10 - 主分类号： G06F7/544 文献下载
摘要：本申请公开支持多输入多格式的低精度乘加运算器，涉及芯片领域，包括若干组并列设计的乘加运算单元和加法树，乘加运算单元输入两组8比特位的运算数据，将运算结果输入到加法树中逐级求和运算，输出结果数据；乘加运算单元包括乘法器组、指数运算电路、数据重组电路、加法器电路以及数据归一化电路，实现浮点数和整数数据根据位宽拆分成尾数乘法和整数乘法进行分段乘积，然后对分段乘积结果进行数据重组和拼接求和输出归一化数据，实现减少电路资源，减少延迟并且统一数据通路；并行乘加运算单元之间通过加法树实现多输入多格式运算数据的并行乘加运算和求和输出，提高电路兼容性和电路运行效率。
支持输入格式精度运算器

[发明专利]一种基于非对称加密的安全装置-CN201511001018.4有效
发明人：郭宝安;苏斌;王素玲;张庆胜 -专利权人：航天信息股份有限公司
申请日： 2015-12-28 - 公布日： 2020-01-24 - 主分类号： H04L29/06 文献下载
摘要：该安全装置包括：大数运算模块，进行加、减、乘、除、模加、模减、模乘以及模幂运算；ECC运算模块，进行ECC的普加、倍加和点乘运算；扩域元素运算模块，进行扩域元素的模加、模减、模乘以及模幂运算；扩域ECC运算模块，进行扩域ECC的普加、倍加和点乘运算；ECC配对运算模块，进行集合映射；SM9加密算法协议模块，根据SM9加密算法并利用大数运算模块、ECC运算模块、扩域元素运算模块、扩域ECC运算模块、以及ECC配对运算模块进行加密、解密、签名验证以及密钥交换。
一种基于对称加密安全装置

[发明专利]分组密码算法的硬件控制系统-CN202111205097.6有效
发明人：刘魁;汪鹊平;彭勇;申锟铠;刘文清;杨涛 -专利权人：湖南麒麟信安科技股份有限公司
申请日： 2021-10-15 - 公布日： 2023-07-28 - 主分类号： H04L9/06 文献下载
摘要：其中，加解密处理模块包括N组用于进行密码运算的加/解密模块，每组加/解密模块内又包括轮运算模块和x个轮加/解密运算单元。本发明的分组密码算法的硬件控制系统通过流程调度，实现密钥扩展和n个独立加/解密运算并行处理，提高运算速度；通过加/解密模块内部轮运算调度模块完成分组密码算法轮运算的全并行或局部并行运算，实现对加/解密模块数量和轮运算单元数量的配置
分组密码算法硬件控制系统

[发明专利]神经网络处理装置及其执行向量乘加指令的方法-CN201810914600.7有效
发明人：王秉睿;周聖元;张尧 -专利权人：上海寒武纪信息科技有限公司
申请日： 2018-08-08 - 公布日： 2022-05-31 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种处理装置，包括：存储器、寄存器单元、运算单元和控制单元；存储器存储向量；寄存器单元存储向量乘加指令，控制单元获取向量乘加指令，解析所述向量乘加指令得到操作码和操作域；根据所述操作码从存储器中获取参与向量乘加运算数据；运算单元对参与向量乘加运算的数据进行向量乘加运算。
神经网络处理装置及其执行向量指令方法

[发明专利]神经网络处理装置及其执行向量加和指令的方法-CN201810914596.4有效
发明人：王秉睿;周聖元;张尧 -专利权人：上海寒武纪信息科技有限公司
申请日： 2018-08-08 - 公布日： 2023-08-29 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种处理装置，包括：存储器、寄存器单元、运算单元和控制单元；存储器存储向量；寄存器单元存储向量加和指令，控制单元获取向量加和指令，解析所述向量加和指令得到操作码和操作域；根据所述操作码从存储器中获取参与向量加和运算数据；运算单元对参与向量加和运算的数据进行向量加和运算。
神经网络处理装置及其执行向量指令方法

[发明专利]在三个或更多个维度中的加窗运算的硬件实施方式-CN202111091907.X在审
发明人： I·谢思;A·阿马迪;J·英伯;C·迪基奇 -专利权人：想象技术有限公司
申请日： 2021-09-17 - 公布日： 2022-03-29 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及在三个或更多个维度中的加窗运算的硬件实施方式。公开了一种数据处理系统和方法，用于在至少三个遍历维度中实施加窗运算。所述数据处理系统将至少三个遍历维度中的所述加窗运算映射到两个遍历维度中的多个组成的加窗运算。所述多个2‑D加窗运算照此在至少一个硬件加速器中实施。所述数据处理系统汇编所述组成的2‑D加窗运算的所述结果，以产生至少三个遍历维度中的所述加窗运算的所述结果。
三个更多维度中的运算硬件实施方式

[发明专利]一种互补码键控解码的电路择优方法-CN201210385546.4无效
发明人：赵元;陈继承 -专利权人：浪潮电子信息产业股份有限公司
申请日： 2012-10-12 - 公布日： 2013-02-20 - 主分类号： H03M13/00 文献下载
摘要：本发明提供一种互补码键控解码的电路择优方法，互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现。
一种互补键控解码电路择优方法

[发明专利]椭圆曲线多倍点运算方法和装置-CN201810652042.1有效
发明人：于艳艳;胡晓波;臧仕平;赵东艳;王尧;刘亮;甘杰;谭浪;张喆;涂因子;刘芮彤;杨滢璇 -专利权人：北京智芯微电子科技有限公司;国网信息通信产业集团有限公司;国家电网有限公司;国网辽宁省电力有限公司电力科学研究院
申请日： 2018-06-22 - 公布日： 2020-05-19 - 主分类号： G06F21/72 文献下载
摘要：本发明公开了一种椭圆曲线多倍点运算方法和装置。该椭圆曲线多倍点运算方法包括有序的倍点和点加运算。在点加运算过程中，当扫描到标量K的当前位不为0时则执行真点加运算，当扫描到标量K的当前位为0时则执行等价点转换运算，将所述真点加运算的结果和所述等价点转换运算的结果存到相同的寄存器堆中，所述寄存器堆中包括多个寄存器所述椭圆曲线多倍点运算方法和装置能够有效抵抗侧信道分析和安全错误攻击。
椭圆曲线多倍点运算方法装置

[发明专利]安全装置-CN201210229682.4有效
发明人：山下晋 -专利权人：富士通半导体股份有限公司
申请日： 2012-06-29 - 公布日： 2013-01-16 - 主分类号： G06F21/62 文献下载
摘要：本发明涉及一种安全装置，其连接到主机装置，该主机装置包括进行加扰运算的处理器和存储单元，所述安全装置包括：存储单元，其中存储第一认证码；随机数产生单元；加密单元；以及进行加扰运算的控制器，其中控制器通过对随机数和第一认证码进行加扰运算，产生第一加扰密钥，并将第一加扰密钥发送到主机装置，以及控制器从主机装置接收通过根据随机数对加密目标数据进行加扰运算产生的加扰数据，通过对加扰数据和随机数进行加扰运算产生加密目标数据，产生加密数据，并将加密数据发送到主机装置
安全装置

[发明专利]一种应用于FFT/IFFT的基4蝶形单元电路及其处理方法-CN201110022076.0无效
发明人：张萌;周传海;吴建辉;时龙兴;丁小军;李红;戴亮;罗毅;周应栋 -专利权人：东南大学
申请日： 2011-01-19 - 公布日： 2011-05-25 - 主分类号： G06F17/14 文献下载
摘要：一种应用于FFT/IFFT的基4蝶形单元电路及其处理方法，所述基4蝶形单元包括乘模块、加模块和控制模块，其中乘模块并行完成12个实数乘操作，其结果送给加模块；加模块对实数乘运算结果执行三个阶段的加/减法运算，控制模块控制加模块中加/减法器在各个阶段的操作数选择和操作符选择、运算结果的保存以及产生输出使能，通过复用2个加/减法器完成基4蝶形单元中的全部加/减法运算，大大地减少硬件资源。同时本发明在乘模块和加模块之间插入中间寄存器，构造乘模块和加模块在整体上的流水线处理结构，提高基4蝶形运算单元的运算速度，从而提高FFT/IFFT的处理速度。
一种应用于 fft ifft 蝶形单元电路及其处理方法

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