[发明专利]延时电路装置

摘要

本发明提供以低消耗电流且较短的周期，在宽频率和宽电源电压范围内，生成与外部时钟无相位差的时钟，其中包括：可以从信号的传送路径的任意的位置上取出输出的延时电路串；分别输入把该延时电路串分割成3个的2个地方的输出的判定电路和至少3个控制电路。

主权项

1.一种延时电路装置，其特征是该延迟电路具有：可以从信号的传送路径的任意的位置上取出输出的第1延时电路串；可以从信号传送路径的任意的位置上放入输入的第2延时电路串；将所述第1延时电路串分成n，n≥3，个延时电路串部分并从n-1个地方取出输出而接收到输入端的n-1个判定电路； 具有信号输入端子和信号输出端子和输出/入控制端子的至少n个控制电路，其中所述第1延时电路串和所述第2延时电路串并排配置，使各自信号的传送路径方向相反；所述第1延时电路串的信号传送路径不同的位置的输出端分别连接所述n个控制电路的所述信号输入端子，所述第2延时电路串的信号传送路径不同的位置的输入端分别连接所述n个控制电路的所述信号输出端子，所述第1延时电路串的信号传送路径不同的位置的输出端和所述第2延时电路串的信号传送路径不同的位置的输入端的连接是通过所述n个控制电路，从靠近所述第1延时电路串的输入侧和靠近第2延时电路串的输出侧依次连接的，使所述判定电路也接收提供给所述第1延时电路串的信号，向所述第1延时电路串输入第1信号后，第2信号在所述第1信号之后被输入到所述第1延时电路串时，分别判定所述第1信号是否就要达到所述第1延时电路串的所述n-1处位置的输出并锁存，所述控制电路的所述输出/入控制端子根据所述判定电路的锁存数据进行控制，所述第1信号被输入到所述第1延时电路串后，所述第2信号被输入到所述第1延时电路串时，所述第1延时电路串上的所述第1信号通过所述控制电路被转送到所述第2延时电路串，另一方面，根据所述判定电路的锁存数据，不驱动所述控制电路中与所述第1信号可能不在其中进行的所述第1延时电路串部分相对应的控制电路。