[发明专利]并行处理器的定址装置

摘要

一种并行处理器的定址装置，用以辅助并行处理器，包括一总线接口电路，接至存贮器总线和数据总线间，作为二者的接口装置；一状态控制器，接至总线接口电路，控制总线接口电路并模拟多个状态码中之一作为一控制码输出；多个处理单元，串联成第一处理单元、第二处理单元直到最末处理单元，分别具有多个状态码中的任一个，每一处理单元都接至状态控制器和数据总线，用以接收控制码并对数据总线读取和送入数据。

主权项

1、一种并行处理器的定址装置，接至存贮器总线和数据总线上，所述并行处理器的定址装置包括：一总线接口电路，连接在存贮器总线和数据总线间，作为存贮器总线和数据总线间的接口装置；一状态控制器，接至所述总线接口电路上，周以控制所述总线接口电路，并且用以模拟多个状态码中的一个作为一控制码输出；以及多个处理单元，顺序串接成第一处理单元、第二处理单元直到最末处理单元，分别具有所述状态码中任一状态码，并根据与所述状态码相对应的既定程序处理数据，每一所述处理单元都接至所述状态控制器和数据总线上，分别用以接收所述状态控制器的所述控制码以及从数据总线上读取数据；其中，所述控制码分别与每一所述处理单元所具有的状态码做比较，驱动所述控制码和所述状态码相等的所述处理单元，按所述第一处理单元、所述第二处理单元直到最末处理单元的顺序，对数据总线送入或读出数据，然后将相对应的所述状态码转态，而所述控制码与所述状态码不相等的处理单元则保持不变，直到所述最末处理单元完成比较后，驱动所述状态控制器的所以述控制码转态，再进行另一轮与所述状态码的比较。