[发明专利]并行处理器的定址装置

说明书

本发明有关于一种并行处理器，特别是有关于一种并行处理器的定址装置。

并行处理器的特色是处理程序简单而重复性高，因而造成处理单元与控制电路的连接十分困难，然而熟知的中断式并行处理器会引起大量中断同时发生，而查询方式又会因不必要的查询而浪费时间。

有鉴于此，本发明的主要目的，在于提供一种并行处理器的定址装置，可避免熟知的中断式并行处理器引起大量中断同时发生的缺点。

本发明的另一目的，在于提供一种并行处理器的定址装置，可避免查询方式因不必要的查询而浪费时间的缺点，适用于具有共同处理程序，且各程序有同类共有的数据需要读写的定址问题时，如显示装置上。

本发明的这些目的可通过提供一种并行处理器的定址装置，接至一存贮器总线和数据总线，该并行处理器的定址装置包括：一总线接口电路，连接在存贮器总线和数据总线间，作为存贮器总线和数据总线间的接口装置；一状态控制器，接至所述总线接口电路上，用以控制所述总线接口电路，并且用以模拟多个状态码中的一个作为一控制码输出；以及多个处理单元，顺序串接成第一处理单元、第二处理单元直到最末处理单元，分别具有所述状态码中任一状态码，并根据与所述状态码相对应的既定程序处理数据，每一所述处理单元都接至所述状态控制器和数据总线上，分别用以接收所述状态控制器的所述控制码以及从数据总线上读取数据，所述控制码分别与每一所述处理单元所具有的状态做比较，驱动所述控制码和所述状态码相等的所述处理单元，按所述第一处理单元、所述第二处理单元直到最末处理单元的顺序，对数据总线送入或读出数据，然后将相对应的所述状态码转态，而所述控制码与所述状态码不相等的处理单元则保持不变，直到所述最末处理单元完成比较后，驱动所述状态控制器的所述控制码转态，再进行与另一所述状态码的比较。

本发明的并行处理器的定址装置，可用于处理简单而重复性高的并行处理器上，可避免熟知的中断方式中大量中断请求同时发生的问题，亦可避免查询方式因不必要的查询浪费时间的缺点。

为让本发明的上述目的、特征和优点能更明显易懂，本文特举一较佳实施例，并配合附图详细说明如下.

附图简要说明：

图1是本发明的并行处理器的定址装置的一电路图。

请参照图1，该图是本发明的并行处理器的定址装置的一较佳实施例的方块图，本发明的并行处理器的定址装置是接至一存贮器总线1和数据总线2上，对存贮器6做数据的存取，存贮器总线1包括地址总线、数据总线以及读写驱动信号等，而本发明的并行处理器的定址装置包括：

一总线接口电路3，接至存贮器总线1和数据总线2之间，作为存贮器总线1和数据总线2间的接口装置。

一状态控制器4，接至总线接口电路3上，用以控制该总线接口电路3，同时亦经总线接口电路3的控制，输出一控制码5。

多个处理单元10、20……30等，每一处理单元分别接至数据总线2和状态控制器4上，如以第一处理单元10为例，每一处理单元包括：一程序控制器12，用以产生一状态码11；一处理器14，分别接至程序控制器12和数据总线2上，根据程序控制器12的状态码11，以状态码11相对应的既定程序处理数据；一比较器16，具有两个输入端A和B，分别接至程序控制器12和状态控制器4上，用以接收状态码11和控制码5并加以比较后，在输出端15产生一信号；一第一与门17和一第二与门18，第一与门17和第二与门18的一输入端同时接至比较器16的输出端15，所不同的是第一与门17的输入端的信号还需经过反相，而第一与门17和第二与门18的另一输入端同时接至上一处理单元的第一与门的输出端，但因第一处理单元10无上一处理单元，故接至一高电位电压源100上，而第一与门17的输出端19则接至下一处理单元，譬如是处理单元20的第一与门27和第二与门28的输入端，而第二与门18的输出端则接至处理器14上，另外，最末处理单元30的第一与门37的输出端39则接至状态控制器4上，这样，多个处理单元依次串联。