[发明专利]基于边沿传输延迟的存算单元电路及乘累加计算电路在审
| 申请号： | 202310126689.1 | 申请日： | 2023-02-07 |
| 公开（公告）号： | CN115964016A | 公开（公告）日： | 2023-04-14 |
| 发明（设计）人： | 郭嘉琦;柏苏;朱童;姜瑞齐 | 申请（专利权）人： | 安徽大学 |
| 主分类号： | G06F7/527 | 分类号： | G06F7/527 |
| 代理公司： | 合肥市泽信专利代理事务所(普通合伙) 34144 | 代理人： | 江楠竹 |
| 地址： | 230601 安徽省*** | 国省代码： | 安徽;34 |
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| 摘要： | 本发明涉及集成电路设计技术领域，更具体的，涉及基于边沿传输延迟的存算单元电路，和采用该种单元电路构建的多比特时域的乘累加计算电路。本发明的存算单元电路包括两个SRAM存储部、延迟计算单元、位线联通开关。其中，两个SRAM存储部用于存储计算时需要的权重，并提供2bit权重作为乘数。延迟计算单元采用了由四个局部延时单元，每个局部延时单元可以计算2bit权重乘2bit输入，使延迟计算单元可以计算2bit权重乘8bit输入，以提高计算效率。此外，在局部延时单元中添加用于规范边沿信号的反相器，提高单元延迟和时域累加的准确性。 | ||
| 搜索关键词： | 基于 边沿 传输 延迟 单元 电路 累加 计算 | ||
【主权项】：
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