[发明专利]VerilogRTL代码加固方法及相关设备在审
| 申请号： | 202210101854.3 | 申请日： | 2022-01-27 |
| 公开（公告）号： | CN114548003A | 公开（公告）日： | 2022-05-27 |
| 发明（设计）人： | 谢元禄;张坤;呼红阳;霍长兴;习凯;季兰龙;卢年端 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | G06F30/327 | 分类号： | G06F30/327;G06F8/71 |
| 代理公司： | 北京华沛德权律师事务所 11302 | 代理人： | 王玉璇 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种Verilog RTL代码加固方法及相关设备，涉及编程技术领域，主要为解决目前缺少一种适当的加固方式以使电路能够抵抗0、1错误翻转的问题。该方法包括：获取原始Verilog RTL代码文件的包含时序逻辑的时序逻辑代码段；对所述时序逻辑代码段进行格式标识，生成时序逻辑标识版本代码文件；在具有所述格式标识的代码段中确定触发器代码；为所述触发器代码增加冗余的组合逻辑投票电路代码，以对所述原始Verilog RTL代码进行加固。本发明用于Verilog RTL代码加固过程。 | ||
| 搜索关键词： | verilogrtl 代码 加固 方法 相关 设备 | ||
【主权项】：
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