[发明专利]一种检查Verilog时序模块驱动冲突的方法在审
| 申请号： | 202110360242.1 | 申请日： | 2021-04-02 |
| 公开（公告）号： | CN113157568A | 公开（公告）日： | 2021-07-23 |
| 发明（设计）人： | 郭广鑫;张曦;陈灿;袁郎;黄冠睿 | 申请（专利权）人： | 上海国微思尔芯技术股份有限公司 |
| 主分类号： | G06F11/36 | 分类号： | G06F11/36 |
| 代理公司： | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人： | 张婷婷 |
| 地址： | 200082 上海*** | 国省代码： | 上海;31 |
| 权利要求书： | 暂无信息 | 说明书： | 暂无信息 |
| 摘要： | 本发明公开了一种检查Verilog时序模块驱动冲突的方法，包括：扫描Verilog代码，得到至少一个always块；对每个always块进行逐条语句解析，得到语句解析结果，包括：Verilog代码中与赋值相关的各条语句所驱动的寄存器的寄存器信息和被驱动区间；根据语句解析结果构建哈希表；根据语句解析结果，对属于相同always块、且相同寄存器的被驱动区间求并集，并在求并集后，对属于不同always块、且相同寄存器的被驱动区间求交集，得到驱动冲突区间；基于驱动冲突区间查找哈希表，以确定Verilog代码中与驱动冲突相关的语句。本发明可节省RTL设计过程中用户的调试时间，提高开发效率。 | ||
| 搜索关键词： | 一种 检查 verilog 时序 模块 驱动 冲突 方法 | ||
【主权项】：
暂无信息
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