[发明专利]并行路径延迟线

摘要

电路及其操作方法以将信号延迟精确且可变的量。一个实施方案涉及一种在自动化测试设备中使用的高速延迟线。本发明人已经认识到并理解，具有高数据速率的输入信号可被分离成具有较低数据速率的并行分离信号，该并行分离信号在被组合以生成延迟信号之前在相应的并行延迟路径中被延迟。以这种方式延迟信号的一个优点是在高数据速度下提供高延迟线时序精度，同时使用紧凑电路设计，该设计使用较低带宽的电路部件并降低功耗，例如通过使用互补金属氧化物半导体(CMOS)。另一优点是高速延迟线可由模块化的多个较低数据速率的并行延迟线构造，从而简化电路设计。