[发明专利]存储器读数据测试电路结构及其设计方法有效
| 申请号： | 202010190043.6 | 申请日： | 2020-03-18 |
| 公开（公告）号： | CN111370040B | 公开（公告）日： | 2023-10-20 |
| 发明（设计）人： | 周喆;徐佳斌 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | G11C7/22 | 分类号： | G11C7/22;G11C16/26;G11C16/32 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 本申请涉及半导体集成电路技术领域，具体涉及一种存储器读数据测试电路结构及其设计方法。其中结构包括：读信号路径，包括时钟门控单元和第一组合逻辑电路单元；时钟门控单元的时钟端连接同步时钟信号；地址路径，包括地址寄存器单元、逻辑控制电路单元、地址锁存器单元和第二组合逻辑电路单元；地址寄存器单元的时钟端连接同步时钟信号，地址寄存器单元的数据输出端连接逻辑控制电路单元的输入端，逻辑控制电路单元的输出端连接地址锁存器单元的数据输入端，地址锁存器单元的时钟端连接同步时钟信号。通过读信号产生步骤与所述地址信号产生步骤和地址锁存步骤，采用同步时钟，可以解决相关技术中保证高精度的时序平衡较为复杂与困难的问题。 | ||
| 搜索关键词： | 存储器 读数 测试 电路 结构 及其 设计 方法 | ||
【主权项】：
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