[发明专利]一种确定GaN cascode器件失效位置的测试分析方法

摘要

本申请公开了一种确定GaN cascode器件失效位置的测试分析方法，属于半导体芯片的可靠性测试领域。技术要点是：对器件的栅极漏电水平Igss进行测量；对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；对器件在关态高漏级电压下的漏电水平Idss@HV进行测量；通过测试结果分析对照表可以确定器件内部的失效位置，同时明确器件失效的原理和模型。有益效果：本发明所述的确定GaN cascode器件失效位置的测试分析方法将传统测试的繁琐流程简化为三步，且无需解封步骤，在保证测试分析结果准确性同时能快速准确地得出器件的失效位置和原理。

主权项

1.一种确定GaN cascode器件失效位置的测试方法，其特征在于，通过电学测试，结合判定方案，确定器件结构内部的具体失效位置，以及器件失效的原理和模型，具体步骤如下：/nS1、对器件的栅极漏电水平Igss进行测量；/nS2、对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；/nS3、对器件在关态高漏级电压下的漏电水平Idss@HV进行测量；/nS4、判定失效位置，判定方案如下：/n当Igss高、Idss@LV高、Idss@HV高时，SiMOSFET栅源沟道(1)、SiMOSFET栅漏沟道(2)、SiMOSFET栅(6)短路；或者Si MOSFET栅漏沟道(2)、Si MOSFET栅(6)、GaN HEMT栅源沟道(3)、GaN HEMT栅(5)短路；或者Si MOSFET栅漏沟道(2)、Si MOSFET栅(6)、GaN HEMT栅漏沟道(4)、GaN HEMT栅(5)短路；/n当Igss高、Idss@LV低、Idss@HV高时，SiMOSFET栅漏沟道(2)和SiMOSFET栅(6)短路，并且Si MOSFET栅源沟道(1)断路；/n当Igss高、Idss@LV低、Idss@HV低时，SiMOSFET栅漏沟道(2)和SiMOSFET栅(6)短路，并且Si MOSFET栅源沟道(1)、GaN HEMT栅源沟道(3)、GaN HEMT栅漏沟道(4)中出现至少一处断路；/n当Igss低、Idss@LV高、Idss@HV高时，GaN HEMT栅源沟道(3)、GaN HEMT栅漏沟道(4)短路导致Si MOSFET体有源区(7)短路，或者导致Si MOSFET栅源沟道(1)和Si MOSFET栅漏沟道(2)短路；或者GaN HEMT栅源沟道(3)、GaN HEMT栅(5)短路；或者GaN HEMT栅漏沟道(4)、GaN HEMT栅(5)短路；/n当Igss低、Idss@LV低、Idss@HV高时，GaN HEMT栅源沟道(3)和GaN HEMT栅漏沟道(4)短路，或者GaN HEMT体非故意掺杂层(8)短路；/n当Igss低、Idss@LV低、Idss@HV低时，正常；或者SiMOSFET栅源沟道(1)、Si MOSFET栅漏沟道(2)、GaN HEMT栅源沟道(3)、GaN HEMT栅漏沟道(4)、Si MOSFET栅(6)中出现至少一处断路。/n