[发明专利]一种数据串并转换装置、延时器及数据处理方法有效
| 申请号： | 201910655477.6 | 申请日： | 2019-07-19 |
| 公开（公告）号： | CN110275851B | 公开（公告）日： | 2020-02-07 |
| 发明（设计）人： | 王兆春 | 申请（专利权）人： | 广州波视信息科技股份有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F13/42;H04L7/00 |
| 代理公司： | 44489 深圳国海智峰知识产权代理事务所(普通合伙) | 代理人： | 王庆海;刘军锋 |
| 地址： | 510660 广东省广州市高新技术产业开发*** | 国省代码： | 广东;44 |
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| 摘要： | 本申请提供一种数据串并转换装置，包括多个串并数据处理模块、多个FIFO时钟缓冲模块，每个串并数据处理模块连接一个FIFO时钟缓冲模块，数据串并转换装置还包括多个数据输入通道，每个串并数据处理模块处理其中一个数据输入通道内的数据；本申请的数据串并转换装置，每个数据输入通道均对应设有串并数据处理模块、FIFO时钟缓冲模块，当多个数据输入通道内的数据同时输入数据串并转换装置中时，每个数据输入通道均对应一个串并数据处理模块、一个FIFO时钟缓冲模块，即单个串并数据处理模块处理的数据量仅为一个数据输入通道内的数据量，因而避免出现因串并数据处理模块内输入的数据量过大而使数据无法通过的现象。 | ||
| 搜索关键词： | 数据处理模块 数据输入通道 转换装置 时钟缓冲模块 数据串 数据量 输入数据串 数据处理 延时器 申请 | ||
【主权项】：
1.一种数据串并转换装置，其特征在于，包括多个串并数据处理模块、多个FIFO时钟缓冲模块，每个所述串并数据处理模块连接一个所述FIFO时钟缓冲模块；/n所述数据串并转换装置还包括多个数据输入通道，每个所述串并数据处理模块处理其中一个所述数据输入通道内的数据；/n所述串并数据处理模块配置为将串行数据转换为并行数据，并将所述并行数据发送给所述FIFO时钟缓冲模块；/n所述FIFO时钟缓冲模块配置为对从所述串并数据处理模块接收的所述并行数据进行缓冲处理并将所述并行数据发送给下级处理模块；/n所述FIFO时钟缓冲模块包括多个数据缓冲空间，多个所述数据缓冲空间配置为按照预先定义的指令同时进行独立的数据处理；/n所述数据缓冲空间包括数据状态注册寄存器、本地时钟发生器，所述数据状态注册寄存器、所述本地时钟发生器之间进行双向通信连接；/n所述数据状态注册寄存器配置为根据指令读取、写入有效数据、附加信息数据，并对所述附加信息数据进行分离、注册；/n所述本地时钟发生器配置为将在所述本地时钟发生器中生成的本地时钟信息发送给所述数据状态注册寄存器，所述本地时钟发生器还配置为接收所述数据状态注册寄存器输出的所述有效数据以及所述附加信息数据，对所述有效数据、附加信息数据进行重整，并将重整后的所述有效数据以及所述附加信息数据发送给下级处理模块。/n
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