[发明专利]一种多接口和多协处理器的芯片

摘要

本发明实施例涉及一种多接口和多协处理器的芯片，其特征在于，所述芯片包括：主处理器；第一高速数据总线；存储模块组，存储模块组包括第一存储模块组和第二存储模块组；第二高速数据总线；内存模块；协处理器模块组，协处理器模块组包括多个协处理器；第一低速数据总线；安全模块组，安全模块组包括第一安全模块组和第二安全模块组；第二低速数据总线；接口模块组，接口模块组包括第一接口模块组和第二接口模块组。本发明实施例集成了多种通讯接口能同时与多接口的外设完成数据传输；集成了多种协处理器能同时满足多种数据加解密要求；集成了多种安全模块能及时应对多种外部攻击。

主权项

1.一种多接口和多协处理器的芯片，其特征在于，所述芯片包括：主处理器、第一高速数据总线、存储模块组、第二高速数据总线、内存模块、协处理器模块组、第一低速数据总线、安全模块组、第二低速数据总线和接口模块组；所述主处理器，用于处理所述存储模块组的应用数据读写任务和代码读写任务，用于处理所述内存模块的内存数据读写任务，用于处理所述协处理器模块组的数据加解密任务，用于处理所述安全模块组的主动式调度任务和防御式调度任务，用于处理所述接口模块组的接口数据接收任务和接口数据发送任务；所述第一高速数据总线，用于连接所述主处理器与所述存储模块组；所述存储模块组，包括第一存储模块组和第二存储模块组；所述第一存储模块组用于处理所述应用数据读写任务，所述第一存储模块组包括多个第一存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二存储模块组用于处理所述代码读写任务，所述第二存储模块组包括多个第二存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二高速数据总线，用于连接所述主处理器与所述内存模块、所述协处理器模块组、所述接口模块组、所述第一低速数据总线和所述第二低速数据总线；所述内存模块，用于处理所述内存数据读写任务，所述内存模块通过所述第二高速数据总线与所述主处理器连接；所述协处理器模块组，用于处理所述数据加解密任务，所述协处理器模块组包括多个协处理器分别通过所述第二高速数据总线与所述主处理器连接；所述第一低速数据总线，用于连接所述第二高速数据总线和所述安全模块组；所述安全模块组，包括第一安全模块组和第二安全模块组；所述第一安全模块组用于处理所述主动式调度任务，所述第一安全模块组包括第一安全模块，通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二安全模块组用于处理所述防御式调度任务，所述第二安全模块组包括多个第二安全模块，分别通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二低速数据总线，用于连接所述第二高速数据总线和所述接口模块组；所述接口模块组，包括第一接口模块组和第二接口模块组；所述第一接口模块组用于处理第一接口数据接收任务和第一接口数据发送任务，所述第一接口模块组包括多个第一接口模块，分别通过所述第二低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二接口模块组用于处理第二接口数据接收任务和第二接口数据发送任务，所述第二接口模块组包括多个第二接口模块，分别通过所述第二高速数据总线与所述主处理器连接。