[发明专利]一种基于FPGA的国密算法加速处理系统有效
| 申请号： | 201910090794.8 | 申请日： | 2019-01-30 |
| 公开（公告）号： | CN109902043B | 公开（公告）日： | 2021-02-09 |
| 发明（设计）人： | 宋曼谷;郭志川;黄逍颖;宋磊 | 申请（专利权）人： | 中国科学院声学研究所;北京中科视云科技有限公司 |
| 主分类号： | G06F13/28 | 分类号： | G06F13/28;G06F5/06 |
| 代理公司： | 北京方安思达知识产权代理有限公司 11472 | 代理人： | 陈琳琳;王宇杨 |
| 地址： | 100190 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于FPGA的国密算法加速处理系统，用于对发送到服务器的需国密算法处理的数据包进行处理，所述系统包括通过PCIE核接口接入服务器的FPGA，所述FPGA用于通过DMA读操作将服务器内存的需国密算法处理的数据包经PCIE核接口高速传输至FPGA的大容量缓存DDR，通过对应的由用户定义的国密算法IP核实现需国密算法处理的数据包的处理，形成经国密算法处理的数据包并传输至DDR，通过DMA写操作将DDR内的经国密算法处理的数据包通过PCIE核接口传送至服务器端内存。本发明的加速处理系统具有良好的可重用性，可扩展性，具有很好的推广使用价值。 | ||
| 搜索关键词： | 一种 基于 fpga 算法 加速 处理 系统 | ||
【主权项】：
1.一种基于FPGA的国密算法加速处理系统，用于对发送到服务器的需国密算法处理的数据包进行处理，其特征在于，所述系统包括通过PCIE核接口接入服务器的FPGA，所述FPGA用于通过DMA读操作将服务器内存的需国密算法处理的数据包经PCIE核接口高速传输至FPGA的大容量缓存DDR，通过对应的由用户定义的国密算法IP核实现需国密算法处理的数据包的处理，形成经国密算法处理的数据包并传输至DDR，通过DMA写操作将DDR内的经国密算法处理的数据包通过PCIE核接口传送至服务器端内存。
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