[发明专利]基于FDSOI工艺的采用相位预加重的高速串行发送器

摘要

本发明提供基于FDSOI工艺的采用相位预加重的高速串行发送器，本发明包括并串转换电路(A1)、转换数据位提取电路(A2)、转换数据位相位加重电路(A3)、驱动电路(A4)、以及驱动匹配电路(A5)。本申请提供的技术方案能够实现低压下对所发数据的相位预加重的目的，从而抵消一部分传输信道对所传输信号的完整性的损耗，以此来摆脱电源电压对信号高频分量补偿的限制。同时，基于FDSOI工艺背栅可调的效应，提出一种驱动阻抗匹配电路，保证了所发送信号的边沿及幅度的对称性，避免了共模失配影响发送信号的质量。

主权项

1.一种基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，包括：并串转换电路(A1)，其输入端输入时钟信号(CK)和多位并行数据，用于在时钟信号(CK)的控制下将多位并行数据转换为多路串行数据并输出；其中，多路串行数据包括驱动数据(DATA_PRE)、驱动延迟数据(DATA_DLY)、加重数据(DATA_EMP)、和加重延迟数据(DATA_EMP_DLY)；转换数据位提取电路(A2)，其输入端连接并串转换电路(A1)的输出端，用于输入并对驱动数据(DATA_PRE)中需要进行相位加重的数据位使用转换数据位标记信号(OUT_TRANS)进行标记并输出；转换数据位相位加重电路(A3)，其输入端分别连接所述并串转换电路(A1)的输出端以及所述转换数据位提取电路(A2)的输出端，用于分别输入驱动数据(DATA_PRE)和转换数据位标记信号(OUT_TRANS)，以在转换数据位标记信号(OUT_TRANS)的辅助下对驱动数据(DATA_PRE)中的部分数据进行相位加重，并输出相位加重数据(DATA_PHEMP)；所述转换数据位相位加重电路(A3)的输入端还输入相位加重强度控制字(PH_EMP[2：0])，用于调节驱动数据(DATA_PRE)的延迟时间；驱动电路(A4)，其输入端连接转换数据位相位加重电路(A3)的输出端以输入相位加重数据(DATA_PHEMP)，其输入端还输入驱动使能信号(DRV_EN)，以将相位加重数据(DATA_PHEMP)发送至传输信道；驱动匹配电路(A5)，其输出端连接驱动电路(A4)的输入端，用于提供匹配控制电压信号(VMATCH)，以使驱动电路(A4)的上拉电阻和下拉电阻相匹配。