[实用新型]一种NVDIMM

摘要

本实用新型涉及一种NVDIMM，该NVDIMM包括NVDIMM DDR4控制器、NAND Flash以及支持DDR4的DRAM，该NVDIMM DDR4控制器通过仅支持DDR3的FPGA来实现，该仅支持DDR3的FPGA能够控制支持DDR4的DRAM。本实用新型通过寻优参考电压、增加匹配电路和少量修改DDR3控制器的映射关系，通过仅支持DDR3的FPGA实现了NVDIMM DDR4控制器。与开发全新的控制器相比，本实用新型可加快产品研发进度，降低研发成本。

主权项

1.一种NVDIMM，该NVDIMM包括NVDIMM DDR4控制器、NAND Flash以及支持DDR4的DRAM，其特征在于，该NVDIMM DDR4控制器通过仅支持DDR3的FPGA来实现，该仅支持DDR3的FPGA控制支持DDR4的DRAM，其中：FPGA的第一存储库地址BA[0]管脚与DRAM的第一存储库地址BA[0]管脚连接，FPGA的第二存储库地址BA[1]管脚与DRAM的第二存储库地址BA[1]管脚连接，FPGA的第三存储库地址BA[2]管脚与DRAM的第一存储库组BG[0]管脚连接，FPGA的列选通CAS_n管脚与DRAM的第二存储库组BG[1]管脚连接，FPGA的行选通RAS_n管脚与DRAM的激活命令ACT_n管脚连接，FPGA的写使能WE_n管脚与DRAM的校验Parity管脚连接，FPGA的第十六位至第十四位地址A[16:14]管脚分别与DRAM的第十六位至第十四位地址A[16:14]管脚连接，FPGA的另外的管脚与DRAM的另外的管脚一一对应连接；DRAM的激活命令ACT_n管脚，仅在FPGA内的行选通RAS_n管脚、列选通CAS_n管脚、写使能WE_n管脚的值分别为逻辑低L、逻辑高H、逻辑高H时，所述DRAM的激活命令ACT_n管脚接收来自FPGA的行选通RAS_n管脚的逻辑低L，且在FPGA的行选通RAS_n管脚、列选通CAS_n管脚、写使能WE_n管脚为另外的值时，所述DRAM的激活命令ACT_n管脚接收来自FPGA的行选通RAS_n管脚输出逻辑高H，且FPGA的行选通RAS_n管脚、列选通CAS_n管脚、写使能WE_n管脚的值分别被复用到FPGA的第十六位至第十四位地址A[16:14]管脚且复用后的值通过FPGA的第十六位至第十四位地址A[16:14]管脚被输出至DRAM的第十六位至第十四位地址A[16:14]管脚；以及DRAM的BG[0]管脚，通过FPGA中的第三存储库地址BA[2]管脚接收第一次修改后的第三存储库地址BA[2]管脚的值；DRAM的第二存储库组BG[1]管脚，通过FPGA的列选通CAS_n管脚接收第二次修改所得到的更新的第三存储库地址BA[2]管脚的值。