[实用新型]正反馈动态D触发器及应用其的数据运算单元、芯片、算力板和计算设备有效
| 申请号： | 201820987811.9 | 申请日： | 2018-06-25 |
| 公开（公告）号： | CN208608968U | 公开（公告）日： | 2019-03-15 |
| 发明（设计）人： | 刘杰尧;张楠赓;吴敬杰;马晟厚 | 申请（专利权）人： | 北京嘉楠捷思信息技术有限公司 |
| 主分类号： | H03K3/012 | 分类号： | H03K3/012;H03K3/027 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 11006 | 代理人： | 梁挥;祁建国 |
| 地址： | 100094 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | 本实用新型提供一种正反馈动态D触发器及应用其的数据运算单元、芯片、算力板和计算设备。正反馈动态D触发器包括一输入端、一输出端以及至少一时钟信号端；一第一锁存单元；一第二锁存单元；一输出驱动单元，用于反相并输出从所述第二锁存单元接收到的所述数据；一正反馈单元，用于将输出端的数据反相并反馈至所述输出驱动单元；所述第一锁存单元、所述第二锁存单元以及所述输出驱动单元依次串接在所述输入端和所述输出端之间；其中，所述第二锁存单元在时钟控制下通过单一元件实现高电平、低电平和高阻三种状态的输出。借此，本实用新型可以有效减小芯片面积，降低功耗、减小逻辑延时。 | ||
| 搜索关键词： | 锁存单元 正反馈 输出驱动单元 数据运算单元 本实用新型 计算设备 芯片 输出端 输入端 减小 力板 输出 单一元件 降低功耗 逻辑延时 三种状态 时钟控制 数据反相 依次串接 高电平 信号端 低电 反相 高阻 应用 反馈 | ||
【主权项】：
1.一种正反馈动态D触发器，其特征在于，包括：一输入端、一输出端以及至少一时钟信号端；一第一锁存单元，用于传输所述输入端的数据并在时钟信号控制下锁存所述数据；一第二锁存单元，用于锁存所述输出端的数据并在时钟控制下将所述第一锁存单元锁存的所述数据反相传输；一输出驱动单元，用于反相并输出从所述第二锁存单元接收到的所述数据；一正反馈单元，用于将输出端的数据反相并反馈至所述输出驱动单元；所述第一锁存单元、所述第二锁存单元以及所述输出驱动单元依次串接在所述输入端和所述输出端之间；其中，所述第二锁存单元在时钟控制下通过单一元件实现高电平、低电平和高阻三种状态的输出。
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