[实用新型]FTGS编码器

摘要

本实用新型公开了一种FTGS编码器，包含拨码电路、微处理器控制电路和编码电路；所述拨码电路用于设置FTGS轨道电路编码器发送报文的中心频率和位模式；所述微处理器控制电路根据所述拨码电路的输入模式控制所述编码电路；所述编码电路根据接收到的微处理器控制电路的控制信号，调制出相应的FTGS通信报文。本实用新型适用于FTGS‑917系统，采用了大规模集成电路来取代传统分立元件所构成的编码电路，电路能够在更高的速率下工作，编码信号具有更高的连续性，所发送的报文具有更高的质量和更低误码率，能够减少现场行车的故障率。

主权项

1.一种FTGS编码器，其特征在于：包含拨码电路(11)、微处理器控制电路(12)和编码电路(13)；所述微处理器控制电路(12)分别与拨码电路(11)和编码电路(13)电连接；所述拨码电路(11)包括芯片U2、芯片U5、第一拨码开关S1、下拉电阻R3、上拉电阻R4、第二拨码开关S2、下拉电阻R14、接口P1和上拉电阻R15；所述芯片U2的输入端1脚、2脚、3脚以及使能端6脚与第一拨码开关S1电连接；所述芯片U2的输入端1脚、2脚和3脚还与下拉电阻R3连接；下拉电阻R3用于将所述芯片U2的输入端1脚、2脚和3脚的输入电平拉至低电平，当拨码开关S1拨码至开通后，所述芯片U2的输入端1脚、2脚和3脚的输入电平为高电平；所述芯片U2的输出端7脚和9脚至15脚共8个输出端与上拉电阻R4连接，上拉电阻R4用于将所述芯片U2的输出端7脚和9脚至15脚共8个输出端上拉至高电平；所述芯片U2的输出端7脚和9脚至15脚共8个输出端用于设置FTGS编码的频率模式；所述芯片U2的输出端7脚和9脚至15脚共8个输出端还与接口P1电连接；接口P1与微处理器控制电路（12）的I/O电连接；所述芯片U5的8个输入端2脚、4脚、6脚、8脚、11脚、13脚、15脚和17脚分别和第二拨码开关S2电连接；所述芯片U5的8个输入端2脚、4脚、6脚、8脚、11脚、13脚、15脚和17脚还与下拉电阻R14连接，所述芯片U5的8个输出端3脚、5脚、7脚、9脚、12脚、14脚、16脚和18脚用于定义编码的位模式；所述芯片U5的8个输出端3脚、5脚、7脚、9脚、12脚、14脚、16脚和18脚与上拉电阻R15电连接；所述芯片U5的8个输出端3脚、5脚、7脚、9脚、12脚、14脚、16脚和18脚还与接口P1电连接；所述微处理器控制电路(12)包括芯片U3和接口P2；所述芯片U3的引脚PB0～PB15与接口P2电连接，所述接口P2通过扁平电缆和接口P1电连接；所述芯片U3的PA0～PA15共16个引脚，用来控制后级的编码电路（13）芯片U4；所述编码电路(13)包括芯片U4；所述U4芯片的1脚、2脚、3脚用于控制U4芯片与U3之间的时钟同步，所述U4芯片的40脚～43脚用来控制芯片的调制模式，所述芯片U4的46脚为芯片数据传输的触发信号引脚，所述芯片U4的47脚为芯片U4的片选端，低电平有效；所述芯片U4的48脚为芯片U4的I/O端的串行通信时钟输入端，所述芯片U4的50脚～53脚为芯片U4的4线制串行通信接口，所述芯片U4的54脚为4分频时钟输出端；所述芯片U4的30脚、36脚、8脚和13脚分别为芯片U4的四路信号输出脚，分别连接九阶低通滤波器，通过九阶低通滤波器滤波后，以将编码信号输出。