[发明专利]动态随机存取存储器器件和存储器系统有效
| 申请号： | 201811626581.4 | 申请日： | 2018-12-28 |
| 公开（公告）号： | CN110415755B | 公开（公告）日： | 2023-05-16 |
| 发明（设计）人： | 孙钟弼;金信镐 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C29/52 | 分类号： | G11C29/52;G06F11/10 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 李敬文 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | DRAM器件包括第一端子、第二端子、第三端子、控制信号发生器、CRC单元、行解码器、列解码器和存储器单元阵列。控制信号发生器生成控制信号。CRC单元执行以下操作：对第一数据组执行第一CRC逻辑操作，第一数据组包括通过输入n位第一数据q次而生成的qn位第一数据；生成第一CRC结果信号；对第二数据组执行第二CRC逻辑操作；第二数据组包括通过输入n位第二数据q次而生成的qn位第二数据；生成第二CRC结果信号；以及基于第一CRC结果信号和第二CRC结果信号生成错误信号。响应于所述控制信号基于所述第二CRC结果信号生成所述错误信号，而不管所述第一CRC结果信号如何。 | ||
| 搜索关键词： | 动态 随机存取存储器 器件 存储器 系统 | ||
【主权项】：
1.一种动态随机存取存储器DRAM器件，包括：第一端子，通过所述第一端子输入n位第一数据和第一数据选通信号，其中n是正整数；第二端子，通过所述第二端子输入n位第二数据和第二数据选通信号；第三端子，通过所述第三端子输入行地址和列地址；控制信号发生器，被配置为生成控制信号；循环冗余码CRC单元，被配置为：对第一数据组执行第一CRC逻辑操作，所述第一数据组包括通过利用所述第一数据选通信号来顺序地输入所述n位第一数据q次而生成的qn位第一数据，其中q是正整数，生成第一CRC结果信号，对第二数据组执行第二CRC逻辑操作，所述第二数据组包括通过利用所述第二数据选通信号来顺序地输入所述n位第二数据q次而生成的qn位第二数据，生成第二CRC结果信号，以及基于所述第一CRC结果信号和所述第二CRC结果信号生成错误信号，其中，响应于所述控制信号基于所述第二CRC结果信号生成所述错误信号，而不管所述第一CRC结果信号如何；行解码器，被配置为对所述行地址进行解码并生成多个字选择信号；列解码器，被配置为对所述列地址进行解码并生成多个列选择信号；以及存储器单元阵列，被配置为将所述第一数据组和所述第二数据组存储在由所述多个字选择信号和所述多个列选择信号所选择的存储器单元中，或者响应于所述控制信号存储所述第二数据组。
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