[发明专利]用于控制半导体存储器件的保持裕度的方法和系统在审
| 申请号： | 201811462061.4 | 申请日： | 2018-11-30 |
| 公开（公告）号： | CN110322911A | 公开（公告）日： | 2019-10-11 |
| 发明（设计）人： | L.K.普卢鲁;A.古普塔 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C7/22 | 分类号： | G11C7/22 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 谢佳 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 本文中的实施例公开了一种用于控制半导体存储器件中的保持裕度的系统。该系统包括通信地耦合到至少一个延迟逻辑电路、锁存时钟发生器和锁存电路的可编程RC网络。使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来引起与时钟路径相关联的延迟。使用跨半导体存储器件的列和行中的至少一个路由的导线、负载单元中的至少一个和延迟逻辑电路中的至少一个的组合来引起与数据路径相关联的延迟。该系统被配置为基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。 | ||
| 搜索关键词： | 半导体存储器件 延迟 裕度 关联 延迟逻辑电路 时钟路径 数据路径 时钟发生器 负载单元 锁存电路 可编程 耦合到 路由 锁存 配置 通信 | ||
【主权项】：
1.一种用于控制半导体存储器件的保持裕度的方法，所述方法包括：使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来使得引起与时钟路径相关联的延迟；使用跨半导体存储器件的列和行中的至少一个放置的导线、至少一个负载单元和至少一个延迟逻辑电路的组合来使得引起与数据路径相关联的延迟；以及基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度，其中，保持裕度是基于寄生延迟的保持裕度。
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