[发明专利]用于控制半导体存储器件的保持裕度的方法和系统

说明书

本文中的实施例公开了一种用于控制半导体存储器件中的保持裕度的系统。该系统包括通信地耦合到至少一个延迟逻辑电路、锁存时钟发生器和锁存电路的可编程RC网络。使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来引起与时钟路径相关联的延迟。使用跨半导体存储器件的列和行中的至少一个路由的导线、负载单元中的至少一个和延迟逻辑电路中的至少一个的组合来引起与数据路径相关联的延迟。该系统被配置为基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。

技术领域

本申请涉及半导体存储器件，并且更具体地涉及用于控制半导体存储器件的保持裕度(hold-margion)的方法和系统。

背景技术

片上系统(SOC)包括半导体存储器件(例如，片上存储器等)。片上存储器通常占用10％至40％的SOC的区域。片上存储器可以是静态随机存取存储器(SRAM)、只读存储器(ROM)和寄存器文件。片上存储器包含两种类型的硬件电路(例如，位单元阵列电路和外围电路)。位单元阵列电路包括位单元的阵列。每个位单元存储1位数据。外围电路包括用于控制读取操作和写入操作的逻辑门。

片上存储器的保持裕度指示内部时钟信号与数据信号(例如，地址信号、使能信号等)之间的延迟。如图1所示，保持裕度对应于大于内部时钟路径延迟(D1)的数据路径延迟(D2)。通常，数据信号被延迟以满足保持裕度。图1示出了使用数据路径中的逻辑门的延迟的实现。电路100包括时钟发生器102、一组延迟逻辑104a至104c、逻辑106、锁存时钟发生器108、锁存器110、解码器112、一组输入/输出(IO)电路114a-114c。锁存时钟发生器108连接到锁存器110，其中锁存器110连接到解码器112。时钟发生器102、一组延迟逻辑104a-104c、逻辑106和锁存时钟发生器108被包括在控制块150中。

由于逻辑门延迟跨工艺、电压和温度(PVT)角(PVT corner)而变化，需要非常高的延迟逻辑104a-104c的数量以满足跨PVT范围的保持裕度。这导致限制了与SOC相关联的编译器的性能。此外，延迟逻辑104a-104c的数量基于最大实例被放置，因此小实例将不必要地包含额外的延迟，这妨碍了半导体存储器件的性能。

此外，对于不同大小的半导体存储器件，为了满足保持裕度所需的延迟量不同。此外，数个延迟逻辑104a-104c被放置在控制块150内部，而相同的控制块被跨不同大小的半导体存储器件使用，使得延迟单元的数量不能基于半导体存储器件的大小改变，以致在较小实例(即，IO电路的较少使用数量)中也使用最大实例(即，IO电路的较大使用数量)所需的延迟。这妨碍了较小实例的性能。

因此，期望解决上述缺点或其他缺陷或至少提供有用的替代方案。

发明目的

本文中的实施例的主要目的是提供一种用于控制半导体存储器件的保持裕度的方法和系统。

本文中的实施例的另一目的是使用跨半导体存储器件的列和行中的至少一个而放置的导线和逻辑电路的组合来引起与时钟路径相关联的延迟。

本文中的实施例的另一目的是使用跨半导体存储器件的列和行中的至少一个而放置的导线、至少一个负载单元和至少一个延迟逻辑电路的组合来引起与数据路径相关联的延迟。

本文中的实施例的另一目的是基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。

发明内容

本文中的实施例公开了一种用于控制半导体存储器件的保持裕度的方法。该方法包括使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来使得引起与时钟路径相关联的延迟。此外，该方法包括使用跨半导体存储器件的列和行中的至少一个放置的导线、至少一个负载单元和至少一个延迟逻辑电路的组合来使得引起与数据路径相关联的延迟。此外，该方法包括基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。