[发明专利]时钟重定时电路在审
| 申请号： | 201811276382.5 | 申请日： | 2018-10-30 |
| 公开（公告）号： | CN109842412A | 公开（公告）日： | 2019-06-04 |
| 发明（设计）人： | N.古普塔;B.奥德达拉 | 申请（专利权）人： | 西部数据技术公司 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18;G11C7/22 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 邱军 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本文描述了时钟重定时电路和操作时钟重定时电路的方法。时钟重定时电路基于输入时钟生成重定时时钟。所述时钟重定时电路可具有当所述输入时钟可用于所述时钟重定时电路时的正常模式和响应于所述输入时钟不再存在而进入的保持模式。所述时钟重定时电路响应于所述时钟再次存在而恢复所述正常模式。在一个方面，所述保持模式为低电流模式。因此，当所述输入时钟不可用时，可在低电流模式中操作所述时钟重定时电路。所述时钟重定时电路可容忍所述输入时钟的丢失。所述时钟重定时电路可响应于所述输入时钟再次可用而快速重新建立所述重定时时钟。 | ||
| 搜索关键词： | 重定时电路 输入时钟 低电流模式 正常模式 重定时 可用 响应 操作时钟 重新建立 不可用 恢复 | ||
【主权项】：
1.一种设备，所述设备包括：非临时性存储装置(58)；自时钟生成电路(52)，所述自时钟生成电路被配置成输出频率基于输入时钟频率的参考时钟；频率倍增电路(54)，所述频率倍增电路耦接到所述自时钟生成电路并被配置成锁定到所述参考时钟，所述频率倍增电路被配置成输出频率基于所述参考时钟频率倍数的重定时时钟；模式和校准电路(56)，所述模式和校准电路耦接到所述自时钟生成电路和所述频率倍增电路，所述模式和校准电路被配置成：i)响应于所述输入时钟不再存在而在保持模式中操作所述自时钟生成电路和所述频率倍增电路；ii)指示所述自时钟生成电路在除校准周期期间的所述保持模式期间不输出所述参考时钟；以及iii)在所述校准周期期间，将来自将所述频率倍增电路锁定到所述参考时钟的校准值存储到所述非临时性存储装置中。
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