[发明专利]一种用于并行数据存储的超导高速缓冲存储器

摘要

本发明提供一种用于并行数据存储的超导高速缓冲存储器，包括M个并行的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号清除指定清除位的数据；在写入操作期间，基于写入控制信号将输入数据写入指定写入位；清除写入地址译码器，连接N位存储单元，用于在清除操作期间产生清除控制信号，在写入操作期间产生输入、写入控制信号；数据输入缓冲门，连接清除写入地址译码器和N位存储单元，基于输入控制信号，将暂存的输入数据输出至N位存储单元；数据输出地址译码器，用于在读出操作期间产生读出控制信号；数据输出控制门，连接数据输出地址译码器和N位存储单元，用于在读出操作期间，基于读出控制信号读出指定读出位的数据。

主权项

1.一种用于并行数据存储的超导高速缓冲存储器，其特征在于，所述超导高速缓冲存储器包括：存储阵列，包括M个并行设置的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号，清除所述N位存储单元中指定清除位中存储的数据；在写入操作期间，基于写入控制信号，将输入数据写入所述N位存储单元中的指定写入位；其中，M为不小于2的整数，N为不小于1的整数；清除写入地址译码器，连接于M个所述N位存储单元，用于在清除操作期间，基于时钟信号、清除信号和清除地址信号，产生所述清除控制信号以输出；在写入操作期间，基于时钟信号、写入信号和写入地址信号，产生输入控制信号和所述写入控制信号以输出；数据输入缓冲门，连接于所述清除写入地址译码器和M个所述N位存储单元之间，用于对所述输入数据进行暂存，并基于所述输入控制信号，将所述输入数据输出至所述N位存储单元；数据输出地址译码器，用于在读出操作期间，基于时钟信号、读出信号和读出地址信号，产生所述读出控制信号以输出；数据输出控制门，连接于所述数据输出地址译码器和M个所述N位存储单元，用于在读出操作期间，基于所述读出控制信号，读出所述N位存储单元中指定读出位中存储的数据。