[发明专利]基于FPGAs的重配置异或门RO PUF电路及其工作方法

摘要

本发明公开了一种基于FPGAs的重配置异或门RO PUF电路及其工作方式，属于信息安全与硬件安全领域，其包括两个RO振荡环对、四个计数器和两个比较器构成；任意一个RO振荡环对是由一个双输出与门使能信号单元与七个双输出重配置异或门延时单元构成。本发明以其极大程度减少硬件资源开销，并保证重配置异或门RO PUF电路能够在FPGA上的通用性，从而可以用于芯片ID或者密钥生成器。实验结果表明，在PUF响应位数相同的情况下，本发明提出的重配置异或门RO PUF电路资源消耗仅仅为传统7阶RO PUF电路的0.78125％。

主权项

1.一种基于FPGAs的重配置异或门RO PUF电路，其特征是由两个RO振荡环对、四个计数器和两个比较器构成；任意一个RO振荡环对是由一个双输出与门使能信号单元与七个双输出重配置异或门延时单元构成；任意一个RO振荡环对中的双输出与门使能信号单元中两个与门的一个输入端相连接，并作为使能端EN，两个与门的另外一个输入端与RO振荡环对的输出端相连接；当i＝1时，两个与门的输出端分别与第i个双输出重配置异或门延时单元中两个异或门的一个输入端相连接；当i∈[1,6]时，第i个双输出重配置异或门延时单元中两个异或门的另一个输入端相连接，作为第i个配置端S[i]，第i个双输出重配置异或门延时单元中两个异或门的输出端分别与第i+1个双输出重配置异或门延时单元中两个异或门的一个输入端相连接；第i+1个双输出重配置异或门延时单元中两个异或门的另一个输入端相连接，作为第i+1个配置端S[i+1]；当i＝7时，第i个双输出重配置异或门延时单元中两个异或门的输出端作为RO振荡环对的输出端；第一RO振荡环对的输出端分别与第一计数器和第二计数器的输入端相连接；第二RO振荡环对的输出端分别与第三计数器和第四计数器的输入端相连接；所述第一计数器的输出端与第三计数器的输出端与第一比较器的输入端相连；所述第一比较器的输出端的输出作为可配置异或门RO PUF电路的一位响应输出；所述第二计数器的输出端与第四计数器的输出端与第二比较器的输入端相连；所述第二比较器的输出端的输出作为可配置异或门RO PUF电路的另一位响应输出。