[发明专利]用于执行实部的乘法与加法-减法的装置和方法在审
| 申请号： | 201810996131.8 | 申请日： | 2018-08-29 |
| 公开（公告）号： | CN109582280A | 公开（公告）日： | 2019-04-05 |
| 发明（设计）人： | V·马杜里;E·乌尔德-阿迈德-瓦尔;M·查尼;R·凡伦天;J·考博尔;B·杨 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/52 | 分类号： | G06F7/52;G06F7/50 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 黄嵩泉;张欣 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 示例方法包括：将第一源寄存器中的紧缩N位实数据元素与第二源寄存器中的紧缩M位实数据元素相乘；将第一源寄存器中的紧缩N位虚数据元素与第二源寄存器中的紧缩M位虚数据元素相乘，以生成至少四个实乘积；从第二实乘积减去第一实乘积、从第四实乘积减去第三实乘积，以分别生成第一和第二临时结果；将第一临时结果加到第一紧缩N位数据元素、从第一紧缩N位数据元素减去第一临时结果、将第二临时结果加到第二紧缩N位数据元素、从第二紧缩N位数据元素减去第二临时结果，以分别生成第一至第四预缩放的结果；对第一至第四预缩放的结果进行缩放以分别生成第一至第四最终结果；将第一至第四最终结果存储在所指定的数据元素位置中。 | ||
| 搜索关键词： | 紧缩 临时结果 源寄存器 位数据 减去 缩放 元素相乘 最终结果 实数据 虚数据 数据元素位置 乘法 减法 加法 实部 存储 | ||
【主权项】：
1.一种处理器，包括：解码器，用于对第一指令解码以生成经解码的指令；第一源寄存器，用于存储第一多个紧缩N位实数据元素和紧缩N位虚数据元素；第二源寄存器，用于存储第二多个紧缩M位实数据元素和紧缩M位虚数据元素；第三源寄存器，用于存储第三多个紧缩N位实数据元素和紧缩N位虚数据元素；执行电路，用于执行经解码的指令，所述执行电路包括：乘法器电路，用于将所述第一源寄存器中的紧缩N位实数据元素与所述第二源寄存器中的紧缩M位实数据元素相乘，并且用于将所述第一源寄存器中的紧缩N位虚数据元素与所述第二源寄存器中的紧缩M位虚数据元素相乘，以生成至少四个实乘积，加法器电路，用于从第二所选择的实乘积减去第一所选择的实乘积以生成第一临时结果，并且用于从第四所选择的实乘积减去第三所选择的实乘积以生成第二临时结果，所述加法器电路用于将所述第一临时结果加到来自所述第三源寄存器的第一紧缩N位数据元素以生成第一预缩放的结果，用于从所述第一紧缩N位数据元素减去所述第一临时结果以生成第二预缩放的结果，用于将所述第二临时结果加到来自所述第三源寄存器的第二紧缩N位数据元素以生成第三预缩放的结果，并且用于从所述第二紧缩N位数据元素减去所述第二临时结果以生成第四预缩放的结果；缩放电路，用于将第一、第二、第三和第四预缩放的结果缩放到所指定的位宽，以生成第一、第二、第三和第四最终结果；以及目的地寄存器，用于将所述第一、第二、第三和第四最终结果存储在所指定的数据元素位置中。
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