[发明专利]基于FPGA原语的PHY接口及FPGA芯片有效
| 申请号： | 201810825875.3 | 申请日： | 2018-07-25 |
| 公开（公告）号： | CN108984446B | 公开（公告）日： | 2021-07-16 |
| 发明（设计）人： | 任智新 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F13/42 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 罗满 |
| 地址： | 450018 河南省郑州市*** | 国省代码： | 河南;41 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种基于FPGA原语的PHY接口，包括输入输出缓冲器、延迟单元、输入串并转换器以及输出串并转换器，其中输入串并转换器与输出串并转换器均与用户逻辑模块相连接，且输入串并转换器与输出串并转换器均设置有输入接口时钟和分频时钟，用户逻辑模块能够通过调整输入接口时钟和分频时钟的相位差来改变所述PHY接口的数据传输延时。由于利用FPGA原语实现的PHY接口固有延时较低，且能够通过用户逻辑模块调整时钟实现调整数据传输延时，因而提高了PHY接口的灵活性，并降低了PHY接口的数据传输延时。本发明还提供了一种FPGA芯片，其作用与上述PHY接口相对应。 | ||
| 搜索关键词： | 基于 fpga phy 接口 芯片 | ||
【主权项】：
1.一种基于FPGA原语的PHY接口，其特征在于，包括：用于缓冲从FPGA芯片的管脚发送来的或者准备从所述管脚发出的数据的输入输出缓冲器；一端连接所述输入输出缓冲器，另一端分别连接输入串并转换器和输出串并转换器的延迟单元；以及所述输入串并转换器和所述输出串并转换器；其中，所述输入串并转换器与所述输出串并转换器均与所述FPGA芯片上的用户逻辑模块相连接，所述输入串并转换器与所述输出串并转换器均设置有输入接口时钟和分频时钟，所述用户逻辑模块用于通过调整所述输入接口时钟和所述分频时钟的相位差来改变所述PHY接口的数据传输延时。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于郑州云海信息技术有限公司，未经郑州云海信息技术有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810825875.3/，转载请声明来源钻瓜专利网。
