[发明专利]一种异常小数据采集方法

摘要

本发明公开了一种异常小数据采集方法，该方法采用FPGA实现，包括：设计1个数据输入通道模块完成外部数据输入；设计2个异常小数据采集模块，每个采集模块包括1个物理媒介适配单元、1个物理解码单元，物理媒介适配单元完成数据串并转换，物理解码单元将输入数据进行解码和对齐；设计1个状态检测模块，完成对异常小数据采集模块输出数据的状态判断；设计1个时钟处理模块，作为各个模块的参考时钟，当状态检测模块检测到外部数据异常时，时钟处理模块完成时钟的倍频、去抖，确保时钟的高频精度，实现数据变频采集。本发明公开的方法能够一定程度上解决瞬态变化、短时段的异常小数据监测难、采全率低的难题。

主权项

1.一种异常小数据采集方法，其特征在于：包括：(1)设计1个数据输入通道模块用于接收外部数据，实现对Modbus协议数据、EtherCAT协议数据、Powerlink协议数据、CANopen协议数据以及OPC UA协议数据的采集；建立1个一级缓存FIFO用于存储不同协议的数据；每种协议都设定唯一的ID，用于对一级缓存FIFO中的数据进行标识；(2)设计2个异常小数据采集模块，即异常小数据采集模块1和异常小数据采集模块2，每个异常小数据采集模块包括1个物理媒介适配单元、1个物理解码单元，具体实现如下：①物理媒介适配单元将一级缓存FIFO中的数据进行串并转换，实现高速串行数据到低速并行数据的转换，串并转换逻辑采用VHDL语言设计的状态机实现，并行数据位宽可设为8、16和32；建立1个二级缓存FIFO用于存储串并转换后的数据；②物理解码单元将二级缓存FIFO中的串并转换后的数据解码得到净荷数据，并进行数据边界对齐，然后存储在三级缓存FIFO中；(3)设计1个状态检测模块，完成对三级缓存FIFO中数据的状态判断，该状态检测模块采用VHDL语言设计的状态机实现；(4)设计1个时钟处理模块作为数据输入通道模块、异常小数据采集模块1、异常小数据采集模块2和状态检测模块的参考时钟，具体实现如下：①当状态检测模块检测到外部数据正常时，时钟处理模块输出低频时钟，且数据输入通道模块、异常小数据采集模块1和状态检测模块工作于该低频时钟的上升沿，此时异常小数据采集模块2不工作，实现对周期性常规数据的采集，避免了数据正常情况下采用高频时钟采集造成的数据冗余；②当状态检测模块检测到外部数据异常时，时钟处理模块完成时钟的倍频、去抖，确保时钟的高频精度，且数据输入通道模块和状态检测模块工作于该高频时钟的上升沿，异常小数据采集模块1工作于该高频时钟的上升沿，异常小数据采集模块2工作于该高频时钟的下降沿，实现对瞬态变化、短时段异常小数据的采集，避免了异常情况下采用低频时钟采集时造成的异常小数据遗漏。