[发明专利]一种多通道高速数据接收的同步自校正方法

摘要

本发明公开了一种多通道高速数据接收的同步自校正方法，利用多核ADC在测试模式下生成数据和时钟信号，然后通过最佳延迟值的设定，利用串并转换模块、多通道数据实时比较模块和延迟控制器，对多核ADC的多路高速数据流降速接收，从而完成对BUFR复位信号延迟的自动校正，这样保证多核ADC的多路高速数据正确接收存储，从而实现高速数据的有效拼合。

主权项

1.一种多通道高速数据接收的同步自校正方法，其特征在于，包括以下步骤：(1)、将高速多核ADC芯片配置成测试模式，在测试模式下，ADC的每一核均输出一路同频的数据同步时钟信号和一路从0‑255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；(2)、FPGA利用自带的串并转换器ISERDES同时对多路的锯齿波串行数据信号进行接收，同时，每一路数据同步时钟时钟信号又一分为二，一路经过输入时钟驱动器送入至串并转换器ISERDES，另外一路输入至区域时钟驱动器BUFR；(3)、计算BUFR同步复位的最佳延迟值(3.1)、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～T，调节步进为1；(3.2)、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；(3.3)、任意选取一路二分频处理后的数据同步时钟信号，将选出的数据同步时钟信号经过全局时钟驱动器BUFG的输出，生成系统时钟rxclk信号；(3.4)、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时时钟域下，并送到多通道数据比较模块MDCM；(3.5)、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过T+1次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤(3.2)；(3.6)、控制中心将数字序列用矩阵SingleDR_SYNC＝[an]表示，其中，n＝0～T，an＝auto_cmp＝0和1，用an＝0代表BUFR复位不稳定，用an＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；对矩阵SingleDR_SYNC进行遍历，如果一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔTbufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；如果无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于W，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－Q，其中，其中，W和Q均为正整数，具体取值根据系统硬件结构确定；(4)、根据最佳延迟值对复位信号进行延迟调节，再分别送到每一个BUFR中进行同步复位，从而完成多通道数据自校正。