[发明专利]一种减小clk高速信号串扰的布局和布线方法有效
| 申请号： | 201810077700.9 | 申请日： | 2018-01-26 |
| 公开（公告）号： | CN108366486B | 公开（公告）日： | 2020-08-25 |
| 发明（设计）人： | 李梅 | 申请（专利权）人： | 苏州浪潮智能科技有限公司 |
| 主分类号： | H05K1/02 | 分类号： | H05K1/02;H05K3/00 |
| 代理公司： | 济南信达专利事务所有限公司 37100 | 代理人： | 冯春连 |
| 地址： | 215100 江苏省苏州*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明提供一种减小clk高速信号串扰的布局和布线方法，涉及PCB技术领域。针对当前高密PCB的clk电阻的布局方式拉大了自身高速信号DP和DN的间距，导致相邻clk高速信号间距变小，从而增大clk高速信号之间串扰的问题，采用的技术方案为：通过改变高密PCB上clk电阻的布局而改变clk的布线，在高密PCB的现有空间内增大clk高速信号之间的间距，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，有效降低串扰。改变clk电阻的布局的具体操作为：将clk电阻摆放在高密PCB的背面，且clk电阻在高密PCB的摆放位置正对高密PCB正面第一排的电阻布置位置。做GND屏蔽的具体操作为：将clk电阻的接地pin布置于clk高速信号中间。本发明可有效降低串扰，保证信号的完整性。 | ||
| 搜索关键词： | 一种 减小 clk 高速 信号 布局 布线 方法 | ||
【主权项】：
1.一种减小clk高速信号串扰的布局和布线方法，其特征在于，所述方法通过改变高密PCB上clk电阻的布局而改变clk的布线，在高密PCB的现有空间内增大clk高速信号之间的间距，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，有效降低串扰。
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