[发明专利]一种基于FPGA的视频信号有效性判断方法及系统

摘要

本发明公开了一种基于FPGA的视频信号有效性判断方法及系统，所述方法包括：一、在显卡芯片以不同分辨率输出时，通过检测行同步信号Hs、场同步信号Vs为高或低的时间段内像素时钟pixel_clk的时钟数，判定当前分辨率下行同步信号Hs、场同步信号Vs为高或低的有效状态；二、在判定行同步信号Hs、场同步信号Vs有效状态为稳定，再将经过输出调整模块处理后的信号输出给视频处理模块。输出调整模块确保输入到视频处理模块的Hs_adjust、Vs_adjust信号都是高有效，并且只有在Hs、Vs信号都稳定时，才将数据有效信号data_en输入到视频处理模块，方便视频处理模块进行分辨率检测、调整、压缩等操作。

主权项

1.一种基于FPGA的视频信号有效性判断方法，其特征在于，包括以下步骤：一、在显卡芯片以不同分辨率输出时，通过检测行同步信号Hs、场同步信号Vs为高或低的时间段内的像素时钟pixel_clock的时钟数，判定当前分辨率下行同步信号Hs、场同步信号Vs为高或低的有效状态；二、在判定行同步信号Hs、场同步信号Vs有效状态为稳定后，再将经过输出调整模块处理的行同步信号Hs、场同步信号Vs、视频数据有效信号data_en输出给视频处理模块；所述行同步信号Hs经过Hs_lock模块判定信号是高或低的有效状态，在行同步信号Hs稳定之后，Hs_lock模块给输出调整模块输出Hs_lock信号和Hs_high_vld信号；所述场同步信号Vs经过Vs_lock模块判定信号是高或低的有效状态，在场同步信号Vs稳定之后，Vs_lock模块给输出调整模块输出Vs_lock信号和Vs_high_vld信号；所述Hs_lock模块对行同步信号Hs高或低有效的判定过程，包括：S1统计一个Hs周期内，Hs为高时，pixel_clock的个数Hs_cnt_high；S2统计一个Hs周期内，Hs为低时，pixel_clock的个数Hs_cnt_low；S3如果N个周期内，Hs_cnt_high保持不变，同时Hs_cnt_low保持不变，则Hs_lock_cnt+1，否则Hs_lock_cnt重新置0；S4当Hs_lock_cnt＝N时，表示Hs信号稳定，将Hs_lock信号置为1，如果Hs_cnt_high>Hs_cnt_low，则拉高Hs_high_vld，表示Hs高有效；如果Hs_cnt_high<Hs_cnt_low，则拉低Hs_high_vld，表示Hs低有效；S5Hs_lock_cnt<N时，表示Hs信号不稳定，Hs_lock信号置为0，Hs_high_vld置为0，返回前面的第S3步继续判定；所述Vs_lock模块对场同步信号Vs高或低有效的判定过程，包括：①统计一个Vs周期内，Vs为高时，pixel_clock的个数Vs_cnt_high；②统计一个Vs周期内，Vs为低时，pixel_clock的个数Vs_cnt_low；③如果M个周期内，Vs_cnt_high保持不变，同时Vs_cnt_low保持不变，则Vs_lock_cnt+1，否则Vs_lock_cnt重新置0；④当Vs_lock_cnt＝M时，表示Vs信号稳定；将Vs_lock信号置为1，如果Vs_cnt_high>Vs_cnt_low,则拉高Vs_high_vld，表示Vs高有效；如果Vs_cnt_high<Vs_cnt_low,则拉低Vs_high_vld，表示Vs低有效；⑤Vs_lock_cnt<M时，表示Vs信号不稳定，Vs_lock信号置为0，Hs_high_vld置为0；返回前面的第③步继续判定；其中，FPGA为现场可编程逻辑器件；Hs_lock为Hs锁定信号；Vs_lock为Vs锁定信号；Hs_high_vld为高时指示，Hs信号为高有效，否则Hs为低有效，并且该信号只在Hs_lock为高之后才有效；Vs_high_vld为高时指示，Vs信号为高有效，否则Vs为低有效，并且该信号只在Vs_lock为高之后才有效；Hs_cnt_high为一个Hs周期内，Hs为高时像素时钟pixel_clock计数器；Hs_cnt_low为一个Hs周期内，Hs为低时像素时钟pixel_clock计数器；Vs_cnt_high为一个Vs周期内，Vs为高时像素时钟pixel_clock计数器；Vs_cnt_low为一个Vs周期内，Vs为低时像素时钟pixel_clock计数器；Data_en为视频数据有效信号，在该信号为高期间的像素信号是有效的像素，可以显示；当该信号为低时，像素信号无效，不显示；Hs_adjust为输出信号，Hs为高有效且稳定时，此信号为Hs，否则该信号为Hs的取反信号；Vs_adjust为输出信号，Vs为高有效且稳定时，此信号为Vs，否则该信号为Vs的取反信号；Data_en_adjust为输出信号，当Hs，Vs都稳定时，此信号为data_en，否则此信号为0。