[发明专利]一种基于FPGA的视频信号有效性判断方法及系统

说明书

本发明公开了一种基于FPGA的视频信号有效性判断方法及系统，所述方法包括：一、在显卡芯片以不同分辨率输出时，通过检测行同步信号Hs、场同步信号Vs为高或低的时间段内像素时钟pixel_clk的时钟数，判定当前分辨率下行同步信号Hs、场同步信号Vs为高或低的有效状态；二、在判定行同步信号Hs、场同步信号Vs有效状态为稳定，再将经过输出调整模块处理后的信号输出给视频处理模块。输出调整模块确保输入到视频处理模块的Hs_adjust、Vs_adjust信号都是高有效，并且只有在Hs、Vs信号都稳定时，才将数据有效信号data_en输入到视频处理模块，方便视频处理模块进行分辨率检测、调整、压缩等操作。

技术领域

本发明涉及一种视频信号的处理系统，尤其涉及一种基于FPGA的视频信号有效性判断方法及系统。

背景技术

传统的视频处理中信号有效性判定过程，参见附图1，一般是通过信号判定IP接收显卡芯片的输出，对视频控制信号进行有效性判定，将判定完成后的结果输出给视频处理模块，视频处理模块再做分辨率检测，分辨率调整，视频压缩等处理。

因为显卡芯片输出的行同步信号Hs、场同步信号Vs，会根据不同的视频分辨率而出现不同的高/低有效性，包括下面4种情况：

1：Hs高有效，Vs高有效。

2：Hs高有效，Vs低有效。

3：Hs低有效，Vs高有效。

4：Hs低有效，Vs低有效。

因传统视频压缩方案中，采取信号判定IP将极大的增加项目成本，同时对于安全性要求较高的项目或产品，传统的视频压缩方案存在较大的安全隐患。

如中国专利(授权公告号CN103929599B)公开了“一种基于FPGA的数字视频图像实时缩放处理方法”，涉及一种图像处理方法，用于解决现有单核高分辨率视频缩放方法，对硬件性能要求高、功耗大的问题。本发明对接收的视频信号进行视频采集处理，获得数字视频信号，FPGA模块对数字视频信号根据终端显示器的个数m做一次分割处理，将数字视频信号分割成m路预处理多核缩放数据；根据视频信号的最高像素速率要求，分别选择缩放核类型和单个缩放模块中缩放核个数n；根据缩放核个数n，将每路预处理多核缩放数据分割成n等分，并将分割后的缩放数据发送至n个缩放核进行图像缩放；按照像素在帧内的先后顺序进行汇总合并，获得m路多核缩放数据并输出。该方法虽然能够提高图像处理的质量，但并未改善视频处理中信号有效性判定的效率和安全问题。

发明内容

本发明提出一种基于FPGA的视频信号有效性判断方法及系统，用于解决现有的视频处理中信号有效性判定的效率和安全问题。

本发明通过以下技术方案予以实现：

一种基于FPGA的视频信号有效性判断方法，包括以下步骤：

一、在显卡芯片以不同分辨率输出时，通过检测行同步信号Hs、场同步信号Vs为高或低的时间段内的像素时钟pixel_clk的时钟数，判定当前分辨率下行同步信号Hs、场同步信号Vs为高或低的有效状态；

二、在判定行同步信号Hs、场同步信号Vs有效状态为稳定后，再将经过输出调整模块处理的行同步信号Hs、场同步信号Vs、视频数据有效信号data_en输出给视频处理模块。

如上所述的一种基于FPGA的视频信号有效性判断方法，所述行同步信号Hs经过Hs_lock模块判定信号是高或低的有效状态，在行同步信号Hs稳定之后，Hs_lock模块给输出调整模块输出Hs_lock信号和Hs_high_vld信号；所述场同步信号Vs经过Vs_lock模块判定信号是高或低的有效状态，在场同步信号Vs稳定之后，Vs_lock模块给输出调整模块输出Vs_lock信号和Vs_high_vld信号。