[发明专利]一种高阶路由器行缓冲优化结构

摘要

本发明针对现有YARC高阶路由器结构的头队列阻塞以及缓冲利用率不均衡问题，提供一种高阶路由器行缓冲优化结构，包括一个输入端口、一个输出端口、一个输入缓冲、一个路由模块、一个行总线、一个STT/SRAM仲裁器、一块集中式STT‑RAM缓冲资源池、一块SRAM、8个完全相同的预取缓冲、一个子交叉开关、8个列缓冲、一个8选1多路选择器。本发明利用STT‑RAM的高密度以及低漏电特性来优化片上缓存，将原本在子交叉开关前分散的8块行缓冲资源整合成一块集中式STT‑RAM缓冲资源池；同时在STT‑RAM缓冲资源池旁放置一块小容量的SRAM，在隐藏STT‑RAM高写入延迟的同时充分利用其材料特性，有效提高片上缓冲区容量的同时提高缓冲资源利用率。

主权项

1.一种高阶路由器行缓冲优化结构，其特征在于，包括一个输入端口、一个输出端口、一个输入缓冲、一个路由模块、一个行总线、一个STT/SRAM仲裁器、一块集中式STT‑RAM缓冲资源池、一块SRAM、8个完全相同的预取缓冲、一个子交叉开关、8个列缓冲、一个8选1多路选择器，STT全称为Spin Transfer Torque，即自旋转移力矩；记第x行、第y列的高阶路由器行缓冲优化结构为OptTile(x,y)，0≤x≤7，0≤y≤7，x、y均为整数；行总线记为R(x,y)；8个预取缓冲分别记为PB(x,y,0)、……、PB(x,y,i)、……、PB(x,y,7)；8个列缓冲分别记为CB(x,y,0)、……、CB(x,y,j)、……、CB(x,y,7)，0≤i≤7,0≤j≤7,i、j均为整数；输入缓冲与输入端口、路由模块相连，报文从输入端口进入并缓存到输入缓冲，等待路由模块读出；路由模块与输入缓冲、STT/SRAM仲裁器相连，路由模块从输入缓冲读出报文，根据报文的请求输出端口查询路由表，经过路由计算、虚拟通道分配得到其对应的输出端口号P以及其分配得到的虚拟通道号V，然后将P、V值以及报文提交给STT/SRAM仲裁器，P、V均为整数；输出端口P中信息包含输出端口所在的目的瓦片OptTile(x_Dest,y_Dest)；STT/SRAM仲裁器与路由模块、集中式STT‑RAM缓冲资源池、SRAM相连，STT/SRAM仲裁器从路由模块接收输出端口号P以及其分配得到的虚拟通道号V，根据网络流量进行仲裁：当SRAM未满时，STT/SRAM仲裁器将报文提交给SRAM；当SRAM已满时，将SRAM中到达的最后一个报文打上一个结束标志，在下一个到来的报文上打上一个头标志，STT/SRAM仲裁器将报文提交给集中式STT‑RAM缓冲资源池；集中式STT‑RAM缓冲资源池与STT/SRAM仲裁器、行总线R(x,y)相连，集中式STT‑RAM缓冲资源池从STT/SRAM仲裁器接收并缓存报文、输出端口号P以及其分配得到的虚拟通道号V，将P、V值以及报文提交给行总线R(x,y)；SRAM与STT/SRAM仲裁器、行总线R(x,y)相连，SRAM从STT/SRAM仲裁器接收并缓存报文、输出端口号P以及其分配得到的虚拟通道号V，将P、V值以及报文提交给行总线R(x,y)；行总线R(x,y)与集中式STT‑RAM缓冲资源池、SRAM、预取缓冲相连，并连接着同一行8个瓦片的预取缓冲，即OptTile(x,0)的预取缓冲PB(x,0,y)、OptTile(x,1)的预取缓冲PB(x,1,y)、……、OptTile(x,7)的预取缓冲PB(x,7,y)；来自集中式STT‑RAM缓冲资源池、SRAM的报文通过行总线R(x,y)输出到与目的瓦片位于同一列的相应瓦片的预取缓冲里，即行总线R(x,y)将报文输出到OptTile(x,y_Dest)的预取缓冲PB(x,y_Dest,y)；预取缓冲PB(x,y,i)用于供预取和执行子交叉开关分配，其深度K为整数；预取缓冲PB(x,y,i)与行总线R(x,i)以及子交叉开关相连，预取缓冲PB(x,y,i)从行总线R(x,i)接收并缓存报文，提交给子交叉开关进行仲裁；子交叉开关有8个输出端口，记为Out(x,y,0)、……、Out(x,y,r)、……、Out(x,y,7)，0≤r≤7,r为整数；子交叉开关与预取缓冲PB(x,y,0)、……、PB(x,y,i)、……、PB(x,y,7)相连，并与同一列的8个瓦片的列缓冲一一关联，即Out(x,y,r)与OptTile(r,y)的列缓冲CB(x,y,r)相连；来自预取缓冲PB(x,y,0)、……、PB(x,y,i)、……、PB(x,y,7)的报文经过子交叉开关仲裁后通过列通道进入到目的瓦片的列缓冲区，即输出到OptTile(x,y_Dest)的列缓冲CB(x,y_Dest,y)；来自同一列的8个瓦片的报文被存储在瓦片OptTile(x,y)的8个列缓冲里；列缓冲CB(x,y,j)与OptTile(j,y)的子交叉开关的输出端口Out(x,y,j)相连，并与8选1多路选择器相连；列缓冲CB(x,y,j)从Out(x,y,j)接收并缓存报文，并提交给8选1多路选择器；8选1多路选择器与8个列缓冲即CB(x,y,0)、……、CB(x,y,j)、……、CB(x,y,7)相连，8选1多路选择器从列缓冲CB(x,y,0)、……、CB(x,y,j)、……、CB(x,y,7)接收报文，经过8选1多路选择器选择一个报文输出到输出端口。