[发明专利]一种高阶路由器行缓冲优化结构

说明书

本发明针对现有YARC高阶路由器结构的头队列阻塞以及缓冲利用率不均衡问题，提供一种高阶路由器行缓冲优化结构，包括一个输入端口、一个输出端口、一个输入缓冲、一个路由模块、一个行总线、一个STT/SRAM仲裁器、一块集中式STT‑RAM缓冲资源池、一块SRAM、8个完全相同的预取缓冲、一个子交叉开关、8个列缓冲、一个8选1多路选择器。本发明利用STT‑RAM的高密度以及低漏电特性来优化片上缓存，将原本在子交叉开关前分散的8块行缓冲资源整合成一块集中式STT‑RAM缓冲资源池；同时在STT‑RAM缓冲资源池旁放置一块小容量的SRAM，在隐藏STT‑RAM高写入延迟的同时充分利用其材料特性，有效提高片上缓冲区容量的同时提高缓冲资源利用率。

技术领域

本发明属于高性能计算机系统互连网络领域，尤其是对应用到高性能计算机系统互连分系统中的高阶路由器行缓冲优化结构。

背景技术

路由器是高性能互连系统中的核心组成部件，其功能就是将从输入端口进入的报文正确转发到对应的输出端口。随着ASIC工艺技术的发展以及高性能计算机技术进步，基于高阶路由器构建高性能互连网络已成为主流趋势，而且，高阶路由器不断向更高阶方向发展。

Kim等人在2006年ISCA会议上提出的基于瓦片(Tile)结构的64端口YARC路由器芯片是高阶路由器芯片的经典结构。YARC路由器芯片设计了64个18.75Gbps的双向端口，芯片的频率是800MHz，聚合片外带宽为2.4Tbps，每个端口在单方向上由三个6.25Gbps的不同信道组成。如图1所示，YARC高阶路由器结构包含64个具有相同结构的的瓦片并采用8行×8列的阵列布局方式，记第x行、第y列的瓦片为Tile(x,y)，0≤x≤7，0≤y≤7，x、y均为整数。每个瓦片仅与同一行的其它七个瓦片、同一列的其它七个瓦片进行数据传输。这样结构化的交换方式不仅避免了复杂交叉开关中的布线拥塞，而且非常有利于路由器芯片的前端、后端设计。

如图2所示，Tile(x,y)包括一个输入端口、一个输出端口、一个输入缓冲(InputBuffer)、一个路由(Route)模块、一个行总线(Row Bus)、8个行缓冲(Row Buffer)、一个8×8子交叉开关(Subswitch)、8个列缓冲(Column Buffer)、一个8选1多路选择器。行总线记为R(x,y)；8个行缓冲分别记为RB(x,y,0)、……、RB(x,y,i)、……、RB(x,y,7)；8个列缓冲分别记为CB(x,y,0)、……、CB(x,y,j)、……、CB(x,y,7)，0≤i≤7,0≤j≤7,i、j均为整数；

输入缓冲与输入端口、路由模块相连，报文从输入端口进入并缓存到输入缓冲，等待路由模块读出；

路由模块与输入缓冲、行总线R(x,y)相连；路由模块从输入缓冲读出报文，根据报文的请求输出端口查询路由表，经过路由计算、虚拟通道分配得到其对应的输出端口号P以及其分配得到的虚拟通道号V，然后将P、V值以及报文提交给行总线R(x,y)，P、V均为整数；输出端口P中信息包含输出端口所在的目的瓦片Tile(x_Dest,y_Dest)；

行总线R(x,y)与路由模块相连，并连接着同一行8个瓦片的行缓冲，即Tile(x,0)的行缓冲RB(x,0,y)、Tile(x,1)的行缓冲RB(x,1,y)、……、Tile(x,7)的行缓冲RB(x,7,y)；来自路由模块的报文通过行总线R(x,y)输出到与目的瓦片位于同一列的相应瓦片的行缓冲里，即行总线R(x,y)将报文输出到Tile(x,y_Dest)的行缓冲RB(x,y_Dest,y)；

行缓冲RB(x,y,i)与行总线R(x,i)以及8×8子交叉开关相连，行缓冲RB(x,y,i)从行总线R(x,i)接收并缓存报文，提交给子交叉开关进行仲裁；