[发明专利]基于FPGA的加法进位链延时的测量方法及系统有效
| 申请号： | 201711277942.4 | 申请日： | 2017-12-06 |
| 公开（公告）号： | CN108061848B | 公开（公告）日： | 2019-12-10 |
| 发明（设计）人： | 杨明惠;周行;杨俊 | 申请（专利权）人： | 武汉万集信息技术有限公司 |
| 主分类号： | G01R31/28 | 分类号： | G01R31/28;G01R31/317 |
| 代理公司： | 11002 北京路浩知识产权代理有限公司 | 代理人： | 王莹;李相雨 |
| 地址： | 430070 湖北省武汉*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明提供了一种基于FPGA的加法进位链延时的测量方法及系统，该测量方法包括：脉冲测试信号触发多位加法器的进位链，且根据当前的脉冲测试信号的变化情况采集进位链的运行位置值；以产生脉冲测试信号的时钟周期为间隔，依次平移脉冲测试信号，且在每次平移脉冲测试信号后，均重新触发及获取运行位置值，直到获取得到进位链中全部运行位置所对应的运行位置值；以及获取进位链的各运行位置值与对应的各脉冲测试信号的位置之间的关系数据，并根据该关系数据得到进位链的各运行位置处的延时时间。本发明能够实时测量出不同进位链之间的延迟时间，避免温度，电压波动的影响，进而能够实现基于FPGA的TDC组件的高精度计时。 | ||
| 搜索关键词： | 基于 fpga 加法 进位 延时 测量方法 系统 | ||
【主权项】：
1.一种基于FPGA的加法进位链延时的测量方法，其特征在于，所述测量方法用于在FPGA中的多位加法器进行实际计时测量的空闲时间内，对加法进位链延时进行测量，所述测量方法包括：/n步骤1：脉冲测试信号触发所述多位加法器的进位链，且采集信号根据当前的所述脉冲测试信号的变化情况获取所述进位链的运行位置值；/n步骤2：以所述脉冲测试信号的信号发射周期为间隔，依次平移所述脉冲测试信号，且在每次平移所述脉冲测试信号后，均返回步骤1，直到获取得到所述进位链中全部运行位置所对应的运行位置值；/n步骤3：获取所述进位链的各运行位置值与对应的各脉冲测试信号的位置之间的关系数据，并根据该关系数据得到所述进位链的各运行位置处的延时时间；/n其中，所述脉冲测试信号和采集信号的频率不同，且时钟周期也不同，所述脉冲测试信号的时钟和集体进位链的运行位置值的采样时钟为FPGA中的两个不同的PLL模块产生。/n
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