[发明专利]基于FPGA的加法进位链延时的测量方法及系统

说明书

本发明提供了一种基于FPGA的加法进位链延时的测量方法及系统，该测量方法包括：脉冲测试信号触发多位加法器的进位链，且根据当前的脉冲测试信号的变化情况采集进位链的运行位置值；以产生脉冲测试信号的时钟周期为间隔，依次平移脉冲测试信号，且在每次平移脉冲测试信号后，均重新触发及获取运行位置值，直到获取得到进位链中全部运行位置所对应的运行位置值；以及获取进位链的各运行位置值与对应的各脉冲测试信号的位置之间的关系数据，并根据该关系数据得到进位链的各运行位置处的延时时间。本发明能够实时测量出不同进位链之间的延迟时间，避免温度，电压波动的影响，进而能够实现基于FPGA的TDC组件的高精度计时。

技术领域

本发明涉及数字化测量技术领域，具体涉及一种基于FPGA的加法进位链延时的测量方法及系统。

背景技术

在基于FPGA的时间数字转换TDC设计架构中，使用进位链延迟链来获取高精度的延时信息已被广泛使用，然而，这种基于进位链结构的TDC受限于进位链的均匀性，不同的环境温度，不同的FPGA都会使进位链延时发生变化，这是提高TDC性能的主要限制性因素，因而需要对进位链的延迟时间进行实时测量。

目前，进位链测量方式主要分模拟和数字两种，其中模拟方式主要通过反馈电路实现，常用于集成芯片，而FPGA芯片中实现进位链测量主要通过数字方式实现。目前主要有两种实现方式，分别是平均延时和BIN-by-BIN方式，所述的BIN指的就是单个进位链。

其中的所述的平均延时方式，就是测量多个进位链总延时求平均得到单个进位链延时，具体实现方法如下：设计一条总的延时时间长度大于一个时钟周期的加法进位链，当外部HIT触发进位链进位时，该HIT会被加法进位链“捕获”两次，那么两次“捕获”之间的时间间隔就正好等于一个时钟周期，而两次“捕获”之间进位链个数是可以测得的，通过时钟周期除以进位链个数就可得到单个进位链的平均延迟时间，所述的HIT为脉冲测试信号。实际情况下，测得进位链个数不是一个固定值，甚至需要用小数来表示，所以平均测量法也需要重复多次测量，这样才能够提供更高精度的校准，该方法可在系统运行过程中实时测量，但无法反应各进位链延迟时间的差异性，精确度有所欠缺。

其中的BIN-by-BIN方式需要测量每位进位链的延迟时间，通常使用码密度法测量，该方法具体如下：在系统外部产生一个和采样时钟不相关的方波信号作为Hit信号，该信号的每个上升沿都会触发一次时间标记测量，由于Hit信号和采样时钟不相关，多次测量之后，Hit信号的触发时刻应该均匀地分布在采样时钟的一个周期内，因而触发器阵列锁存下来的进位链运行状态，其上升沿或下降沿的位置应该等概率地分布在一个周期内，反过来，每个进位链捕获的HIT数应该和该进位链的延迟时间成正比，据此就可以测得每个进位链的延迟时间，但该方法只能在系统运行之前测量，无法根据环境温度，工作电压进行实时调整。

发明内容

针对现有技术中的问题，本发明提供一种基于FPGA的加法进位链延时的测量方法及系统，能够实时测量出不同进位链之间的延迟时间，避免温度，电压波动的影响，进而能够实现基于FPGA的TDC组件的高精度计时。

为解决上述技术问题，本发明提供以下技术方案：

第一方面，本发明提供一种基于FPGA的加法进位链延时的测量方法，所述测量方法用于在FPGA中的多位加法器进行实际计时测量的空闲时间内，对加法进位链延时进行测量，所述测量方法包括：

步骤1：脉冲测试信号触发所述多位加法器的进位链，且根据当前的所述脉冲测试信号的变化情况采集所述进位链的运行位置值；

步骤2：以产生脉冲测试信号的时钟周期为间隔，依次平移所述脉冲测试信号，且在每次平移所述脉冲测试信号后，均返回步骤1，直到获取得到所述进位链中全部运行位置所对应的运行位置值；

步骤3：获取所述进位链的各运行位置值与对应的各脉冲测试信号的位置之间的关系数据，并根据该关系数据得到所述进位链的各运行位置处的延时时间；