[发明专利]提交高速缓存行的方法和指令高速缓存有效
| 申请号： | 201711115588.5 | 申请日： | 2017-11-13 |
| 公开（公告）号： | CN107885530B | 公开（公告）日： | 2020-06-23 |
| 发明（设计）人： | 布兰特·比恩 | 申请（专利权）人： | 上海兆芯集成电路有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38;G06F12/0877 |
| 代理公司： | 北京林达刘知识产权代理事务所(普通合伙) 11277 | 代理人： | 刘新宇 |
| 地址： | 201203 上海市浦东新*** | 国省代码： | 上海;31 |
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| 摘要： | 提供一种提交高速缓存行的方法和指令高速缓存，用于从处理器的响应缓冲器阵列向icache阵列提交高速缓存行的方法包括：在连续的时钟周期期间，向icache阵列和响应缓冲器阵列提供循序地址；在第一时钟周期期间，检测命中响应缓冲器阵列的第一地址；在第一时钟周期之后的第二时钟周期期间，进行第一零时钟提交以从响应缓冲器阵列向icache阵列写入第一高速缓存行；以及在第二时钟周期期间，使作为循序地址其中之一的第二地址旁路。在随后的周期中第二地址可能命中响应缓冲器阵列的假设下，使第二地址旁路。如果第二地址未命中响应缓冲器阵列，则以轻微的罚时重新执行被旁路的地址，其中零时钟提交节省的时间超过该罚时。 | ||
| 搜索关键词： | 提交 高速缓存 方法 指令 | ||
【主权项】：
一种用于从处理器的响应缓冲器阵列向指令高速缓存阵列提交高速缓存行的方法，包括：在连续的时钟周期期间，向所述指令高速缓存阵列和所述响应缓冲器阵列提供多个循序地址；在第一时钟周期期间，检测命中所述响应缓冲器阵列的第一地址；在所述第一时钟周期之后的第二时钟周期期间，进行第一零时钟提交以从所述响应缓冲器阵列向所述指令高速缓存阵列写入第一高速缓存行；以及在所述第二时钟周期期间，使包括所述多个循序地址其中之一的第二地址旁路而不提供至所述指令高速缓存阵列。
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