[发明专利]一种线性调频基带同相正交数据同步传输方法

摘要

本发明公开了一种线性调频基带同相正交数据同步传输方法，本发明方法首先构建数据同步传输系统，所构建的系统包括：基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块。基带数据产生模块产生线性调频基带同相数据和正交数据；数据排列存储模块对基带同相数据和正交数据重新排列并存储；RAM读取模块生成RAM地址并读取相应RAM中的数据；串行发送模块调用串行发送单元将并行数据以串行模式发送。本发明方法能够使SAR成像导引头在实现线性调频基带同相正交数据同步传输的同时，使FPGA时钟的频率从fclk降到了fclk/2。

主权项

1.一种线性调频基带同相正交数据同步传输方法，其特征在于具体步骤为：第一步 搭建数据同步传输系统数据同步传输系统，包括：基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块；基带数据产生模块的功能为：产生线性调频基带同相数据和正交数据；数据排列存储模块的功能为：对基带同相数据和正交数据重新排列并存储；RAM读取模块的功能为：生成RAM地址并读取相应RAM中的数据；串行发送模块的功能为：调用串行发送单元将并行数据以串行模式发送；第二步 基带数据产生模块产生线性调频基带同相和正交数据基带数据产生模块通过数学模型，产生基带复信号x(n)：然后对基带复信号x(n)的实部和虚部进行提取，得到基带复信号x(n)的实部x_I(n)和基带复信号x(n)的虚部x_Q(n)：xI(n)＝real{x(n)}，xQ(n)＝imag{x(n)}基带数据产生模块对基带复信号的实部xI(n)和虚部xQ(n)进行尺度变换，得到基带同相数据x′I(n)和正交数据x′Q(n)：x′I(n)＝xI(n)·(K‑1)+K，x′Q(n)＝xQ(n)·(K‑1)+K基带同相数据x′_I(n)和正交数据x′_Q(n)的数据位数为m，数据深度为D＝f_clk·τ；其中K为尺度变换率，K＝2^m‐1；f_clk为时钟频率；j表示为复数表示形式；n为时域点数索引值，n＝1,2,…,N；N为数据样本的长度，N＝f_s·τ，f_s为采样频率，τ为脉冲宽度；μ为调频斜率，μ＝B/τ，B为信号带宽；real{·}表示复数取实部运算，imag{·}表示复数取虚部运算；第三步 数据排列存储模块对基带同相数据和正交数据重新排列并存储数据排列存储模块生成4块RAM空间：RAM1、RAM2、RAM3和RAM4，每块RAM空间的深度均：D/2，数据位宽为m bit，地址位宽为r bit；数据排列存储模块分别提取出基带同相数据x′I(n)的奇数点数据x′IO(n)和偶数点数据x′IE(n)，并将奇数点数据x′IO(n)存储在RAM1中，偶数点数据x′IE(n)存储在RAM2中；数据排列存储模块分别提取出基带正交数据x′Q(n)的奇数点数据x′QO(n)和偶数点数据x′QE(n)，并将奇数点数据x′QO(n)存储在RAM3中，偶数点数据x′QE(n)存储在RAM4中；第四步 RAM读取模块生成RAM地址并读取相应RAM中的数据RAM读取模块生成一个r bit的计数器，并在时钟频率为fclk/2的时钟的控制下，开始计时；将计数器的值作为RAM地址，根据RAM地址同时读取4块RAM中相应的数据：RAM1中读取到数据记为dout1(1)～dout1(m)，位宽为m bit，其中dout1(1)表示第1位数据，dout1(m)表示第m位数据；RAM2中读取到数据记为dout2(1)～dout2(m)，位宽为m bit，其中dout2(1)表示第1位数据，dout1(m)表示第m位数据；RAM3中读取到数据记为dout3(1)～dout3(m)，位宽为m bit，其中dout3(1)表示第1位数据，dout3(m)表示第m位数据；RAM4中读取到数据记为dout4(1)～dout4(m)，位宽为m bit，其中dout4(1)表示第1位数据，dout4(m)表示第m位数据；第五步 串行发送模块调用串行发送单元将并行数据以串行模式发送串行发送模块调用2m个串行发送单元，其中串行发送单元是FPGA内部集成的硬核，能够将速率为y的r位宽的并行数据转变成速率为r×y的串行数据，每个串行发送单元的时钟频率为fclk/2；串行发送模块将RAM1中和RAM2中读出的数据dout1(1)和dout2(1)并行输入到第1个串行发送单元，实现数据dout1(1)和dout2(1)的串行输出，输出的时钟频率为fclk，依次进行数据串行输出，直至将RAM1中和RAM2中读出数据dout1(m)和dout2(m)并行输入到第m个串行发送单元，实现数据dout1(m)和dout2(m)的串行输出，输出的时钟频率为fclk；串行发送模块将RAM3中和RAM4中读出的数据dout3(1)和dout4(1)并行输入到第m+1个串行发送单元，实现数据dout3(1)和dout4(1)的串行输出，输出的时钟频率为fclk，依次进行数据串行输出，直至将RAM3中和RAM4中读出数据dout3(m)和dout4(m)并行输入到第2m个串行发送单元，实现数据dout3(m)和dout4(m)的串行输出，输出的时钟频率为fclk。