[发明专利]基于FPGA驱动线阵CCD的高速图像数据采集方法

摘要

本发明公开了一种基于FPGA驱动线阵CCD的高速图像数据采集方法，采用FPGA驱动高速线阵CCD，通过使用全局周期计数器，分频计数器来产生CDD及AD的驱动时序。利用FIFO缓存图像数据并进行速度匹配，采用状态机模式对三路FIFO进行读写控制将三路FIFO缓存中的数据按顺序输出。通过设计高速通讯接口EMIF来与DSP交互数据。大大提高了工业机器视觉系统中前端图像数据采集速度。

主权项

1.基于FPGA驱动线阵CCD的高速图像数据采集方法，其特征于，该方法具体包括以下步骤：步骤一：驱动线阵CCD传感器与AD芯片1‑1、根据AD芯片的时序要求将芯片初始化及启动命令置入芯片内部寄存器中使芯片正常工作，要确保此步骤在线阵CCD传感器有效输出之前完成；1‑2、调用PLL宏模块产生200MHz时钟，以此时钟作为整个系统的运行时钟；1‑3、定义周期计数器cnt实现线阵CCD传感器驱动时序的周期循环计数，计数时间为一个完整的CDD传感器驱动时序的周期所需要的时间；1‑4、根据线阵CCD传感器的时序要求，以周期计数器cnt的计数时间为准在相应的计数位置产生相应时间的时序信号,并在有效输出位置产生缓存结构FIFO的写入开始信号；1‑5、定义分频计数器D_cnt，在周期计数器记到线阵CCD传感器有效输出时实现时钟分频，得到线阵CCD传感器驱动时钟，AD芯片采样时钟DATACLK以及缓存结构FIFO的写入时钟,分频值＝系统时钟/线阵CCD传感器驱动时钟；1‑6、根据周期计数器cnt的计数时间，在相应的计数位置产生AD芯片所需的PBLK、CLOPB信号，以屏蔽线阵CCD传感器的无效输出，并在周期计数器cnt计数到线阵CCD传感器有效输出时，配合分频计数器D_cnt在一个AD芯片采样时钟DATACLK周期间产生AD双关采样信号SHP,SHD；步骤二：缓存设计及控制实现步骤2‑1、调用FIFO宏模块用于创建缓存结构；2‑2、FIFO控制模块由状态机结构实现，首先定义状态机五个状态IDLE，Write_FIFO状态，READ_R_FIFO状态，READ_G_FIFO状态,READ_B_FIFO状态，在IDLE状态判断FIFO的写入开始信号，接收到写入开始信号转入Write_FIFO状态，否则停留在IDLE状态；IDLE状态输出FIFO的读与写信号为无效，清零信号有效；在Write_FIFO状态判断3个通道FIFO同时写满信号，该信号为有效，转入READ_R_FIFO状态，否则停留在Write_FIFO状态；Write_FIFO状态输出FIFO读信号清零信号无效，写信号有效；在READ_R_FIFO状态判断R通道FIFO读空信号，该信号有效，转入READ_G_FIFO状态，否则停留在READ_R_FIFO状态，READ_R_FIFO状态输出FIFO写信号与清零信号无效，R通道FIFO读信号有效，其余通道无效；在READ_G_FIFO状态判断G通道FIFO读空信号，该信号有效，转入READ_B_FIFO状态，否则停留在READ_G_FIFO状态；READ_G_FIFO状态输出FIFO写信号与清零信号无效，G通道FIFO读信号有效，其余通道无效；在READ_B_FIFO状态判断B通道FIFO读空信号，该信号有效，转入IDLE态，否则停留在READ_B_FIFO状态；READ_B_FIFO状态输出FIFO写信号与清零信号无效，B通道FIFO读信号有效，其余通道无效；IDLE，Write_FIFO状态，READ_R_FIFO状态，READ_G_FIFO状态,READ_B_FIFO状态依次表示空闲态、FIFO写入、读R通道FIFO、读G通道FIFO、读B通道FIFO；步骤三：EMIF通讯接口的实现3‑1、定义双向端口EMA_D，由三态门实现，当dsp读信号RD_EN有效时双向端口EMA_D值为内部数据寄存器data_buf值，否则为高阻态；读信号RD_EN由dsp端信号EMA_CS2、EMA_OE分别取非后再相与得到；3‑2、将读信号RD_EN与上数据传输地址信号EMA_A得到FIFO的读取时钟信号RD_FIFO_CLK；3‑3、当RD_EN信号有效时，根据地址信号EMA_A的数据，将相应的地址上的数据赋给data_buf即赋给输出端口EMA_D；在RD_FIFO_CLK信号作用，一个像素值就由FIFO传输至dsp。