[发明专利]一种基于FPGA的高效数据缓冲方法有效
| 申请号： | 201710049005.7 | 申请日： | 2017-01-23 |
| 公开（公告）号： | CN106776374B | 公开（公告）日： | 2021-04-13 |
| 发明（设计）人： | 韩文兴;孙福海;张文帅;余波;赵洋;董长龙;王远兵;吴志强;刘宏春;周继翔;马权;肖鹏;刘明星 | 申请（专利权）人： | 中核控制系统工程有限公司 |
| 主分类号： | G06F12/0871 | 分类号： | G06F12/0871 |
| 代理公司： | 成都行之专利代理事务所(普通合伙) 51220 | 代理人： | 郭受刚 |
| 地址： | 100000 北京市大*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于FPGA的高效数据缓冲方法，将检测合格的数据和帧头地址分离存储，数据存储于第一存储单元，帧头地址存储于第二存储单元，第二存储单元将存储信息提供给CPU，CPU可以根据自身负荷选择性获取帧头地址对应的数据，从而实现FPGA缓冲区的动态分配，提高FPGA缓冲区的利用率，在FPGA缓冲区中存储多帧完整的数据，进而使CPU有选择的获取数据，避免CPU对无效数据的读取导致数据缓冲效率低下的问题。 | ||
| 搜索关键词： | 一种 基于 fpga 高效 数据 缓冲 方法 | ||
【主权项】：
一种基于FPGA的高效数据缓冲方法，其特征在于，包括如下步骤：A、对输入数据进行帧格式检测，具体包括帧头有效性检测、帧尾有效性检测和帧格式校验；B、当帧头、帧尾检测有效时，将输入数据存储至第一存储单元；同时，记录存储帧头地址，并将帧头地址写入第二存储单元；C、CPU获取第二存储单元存储的所有帧头地址，选择帧头地址，读取第一存储单元存储的所选帧头地址对应的数据。
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