[发明专利]基于FPGA+NPU的高速正则表达式匹配混合系统及方法

摘要

本发明提出了一种基于FPGA+NPU的高速正则表达式匹配混合系统及方法，该系统主要由现场可编程门阵列FPGA芯片和多核网络处理器NPU组成。在FPGA上实现多个并行的硬件匹配引擎，在NPU上实例化多个软件匹配引擎，硬件引擎和软件引擎以流水的方式工作。同时，利用FPGA片上高速的RAM和片外DDR3 SDRAM存储器构建两级存储架构。第二步、编译正则表达式规则集、生成混合自动机。第三步、对混合自动机的状态表项进行配置。第四步、网络报文处理。该发明大大提升复杂规则集条件下的匹配性能，解决在复杂规则集下性能低的问题。

主权项

1.一种基于FPGA+NPU的高速正则表达式匹配方法，其特征在于包括以下步骤：第一步，构建FPGA+NPU的软硬件结合匹配的混合系统，该系统包括正则表达匹配引擎；正则表达式匹配引擎由硬件引擎和软件引擎两部分组成，硬件引擎是通过FPGA芯片上的可编程逻辑元件布局、布线、烧录生成，软件引擎通过在NPU上软件编程实现，硬件引擎和软件引擎之间通过数据缓冲区连接；所述FPGA芯片上设计若干个硬件引擎，NPU上根据其支持的线程数实例化若干个软件线程；硬件引擎的存储器包括两级，FPGA的片上RAM作为一级存储器，存储访问概率较高的DFA状态；RAM存储器划分成多个存储块，每两个硬件引擎通过双端口RAM独占一个RAM存储块；FPGA片外DDR3SDRAM作为二级存储器，存储整个混合自动机的状态表项，混合自动机的状态表项由所有的硬件引擎和软件引擎共享；第二步、处理正则表达式，生成混合自动机；首先将正则表达式规则集编译成一个NFA，然后将NFA再编译成混合自动机；对混合自动机的状态标识进行改写，对DFA状态标识，若该DFA状态为终止状态，则将其标识的第一个比特位置1，若该DFA为边界状态，则将其标识的第二个比特位置1；对NFA状态标识，若该NFA状态为终止状态，则将其标识的第一个比特位置1；第三步、求解混合自动机中经常被访问的DFA状态，即高频DFA状态；首先，生成随机长度和内容的报文100MB；其次，使用编译好的混合自动机hybrid‑FA对随机报文进行匹配；统计匹配过程中每个DFA状态的访问次数，将前100个DFA状态作为选定的高频状态；第四步、混合自动机状态表项配置；混合自动机状态表项包括头部DFA状态表、NFA状态表、边界状态对应的NFA集合表、终止状态对应的规则ID表；将第二步计算的100个高频DFA状态表项配置到FPGA上每一个RAM存储块中，全部的DFA状态表、NFA状态表、边界状态对应的NFA集合表、终止状态对应的规则ID表均配置到外置的DDR3SDRAM中；第五步、报文匹配处理流程；报文处理流程主要包括两个步骤，报文接收与报文匹配，报文匹配又分为FPGA部分硬件引擎的匹配和NPU部分的软件引擎匹配；报文接收线程直接从链路上捕获报文，去除报文头后转存至CPU内在中的报文缓冲区，硬件引擎从报文缓冲区中读取接收到的报文，随后进行匹配，硬件引擎匹配过程中若访问到边界状态，则将剩余的报文及当前的边界状态通过FPGA上的任务传输单元传递给软件引擎，由软件引擎完成剩余报文的匹配工作。