[发明专利]具有动态且可配置的响应的、使用两个存储器级的串行设备仿真器

摘要

公开了一种数字逻辑设备，其包括寄存器、SRAM、DRAM以及处理器，该处理器被配置成将对命令的第一响应数据的初始部分存储在寄存器中，并将第一响应数据存储在SRAM中。处理器进一步被配置为将SRAM中的第一响应数据的存储器位置和大小存储在查找表中，将附加响应数据存储在DRAM中，并将DRAM中的附加响应数据的存储器位置和大小存储在查找表中。处理器被配置为从主机设备接收命令，从寄存器或SRAM取回第一响应数据，并向主机发送第一响应数据。如果该命令包括附加响应数据，则处理器被配置成同时从DRAM取回附加响应数据，并向主机发送附加响应数据。

主权项

1.一种用于在数字逻辑设备上仿真串行接口外围设备的方法，所述数字逻辑设备具有：具有多个第一寄存器位置的寄存器集、具有多个第一存储器位置的静态随机存取存储器(SRAM)、以及具有多个第二存储器位置的动态随机存取存储器(DRAM)，所述多个第一存储器位置的大小大于所述多个第一寄存器位置的大小，所述多个第二存储器位置的大小大于所述SRAM的存储器位置的大小，所述方法包括：在所述多个第一寄存器位置中存储对多个第一命令的第一响应数据的初始部分，其中所述多个第一命令中的每个第一命令与所述多个第一寄存器位置的其中一个第一寄存器位置相关联；在所述SRAM的所述多个第一存储器位置中存储对多个第一命令的所述第一响应数据，其中所述多个第一命令中的每个第一命令与所述SRAM的所述多个第一存储器位置的其中一个第一存储器位置相关联；对于所述多个第一命令中的每个第一命令，在查找表中存储所述SRAM中的所述第一存储器位置以及所述第一响应数据的所述大小，所述第一存储器位置存储对所述命令的所述第一响应数据；在所述DRAM的多个第二存储器位置中存储对所述多个第一命令中的至少一个第一命令的附加响应数据；对于所述多个第一命令中的至少一个第一命令，在所述查找表中存储所述DRAM的所述多个第二存储器位置的存储所述附加响应数据的其中一个第二存储器位置、以及所述附加响应数据的大小；从主机设备接收命令；从所述多个第一寄存器位置的其中一个第一寄存器位置和所述SRAM的所述多个第一存储器位置的其中一个第一存储器位置取回对应于所述命令的所述第一响应数据，并且向所述主机设备发送所述第一响应数据；以及响应于通过从所述查找表取回所述DRAM的所述多个第二存储器位置的、存储对所述命令的附加响应数据的其中一个第二存储器位置而做出的所述命令包括附加响应数据的确定，在向所述主机设备发送所述第一响应数据的同时，从所述DRAM的所述多个第二存储器位置的所述其中一个第二存储器位置取回所述附加响应数据，并且向所述主机设备发送所述附加响应数据。