[发明专利]基于一致性加速接口的直接内存操作实现方法

摘要

一种基于一致性加速接口的直接内存操作实现方法，由FPGA在内部实现接收外设，将接收到的数据以直接内存存取的方式写入内存，并将数据包的描述信息同时写入内存，以数据包描述信息队列写指针更新的方式通知ARM处理器，ARM处理器以中断或查询的方式识别此指针是否更新，计算读写指针差，获取待处理数据包数量信息，数据的处理过程是，首先读取数据包描述信息，再根据所描述的数据包属性决定是否处理对应的数据包。本发明极大提高了处理器的处理效率和灵活性，简化了系统复杂性，相应提高了传输可靠性。用于数据吞吐量大、处理实时性要求高的电力系统控制领域。

主权项

1.一种基于一致性加速接口的直接内存操作实现方法，所述实现方法用于ARM处理器+FPGA配置的嵌入式处理器，使用一致性加速接口，将FPGA连接到ARM的监听控制单元，用于保证FPGA对内存的操作即时同步到ARM的缓存CACHE；其特征在于，所述实现方法包括以下步骤：/n步骤1：FPGA根据所在的硬件板卡的条件，确定在逻辑资源允许情况下，外接以太网报文可以定义的优先级数量，并将优先级数量存入寄存器中供ARM读取，并将所定义的报文优先级数量存储在固定地址的寄存器供ARM处理器读取；/n步骤2：ARM处理器读取FPGA提供的接收报文优先级数量后，根据工程的需要，为各种工程应用报文定义优先级别，并为各种优先级别报文分配和FPGA之间的共享内存空间，包括存储区大小和存储区首地址，并以写寄存器的方式将共享内存的地址、空间大小信息传递给FPGA；/n步骤3：FPGA为每种优先级报文分配一级接收缓冲区；/n步骤4：FPGA根据步骤2中ARM处理器写到寄存器中的各接收报文优先级的存储区大小和存储区首地址，将外部输入的报文筛选进不同的优先级缓冲区同时为报文建立一个数据包描述信息；/n步骤5：在一致性加速接口调度模块中，将不同的优先级缓冲区写入动态随机存储器DDR中对应的共享内存地址，并将数据包描述信息也写入相应的共享内存地址，此时监听控制单元SCU自动完成FPGA所操作地址映射的CACHE向ARM处理器的同步；/n步骤6：FPGA在完成步骤5的报文写入DDR的工作后，将接收报文数据包描述信息写指针加1，此写指针在寄存器地址中，ARM可以通过读寄存器的方式读取此指针；/n步骤7：ARM处理器在循环查询或中断任务中，通过读数据包描述信息写指针，和ARM维护的读数据包描述信息读指针比较，当识别到接收报文数据包描述信息写指针和读指针不一致，则判断为相应接收报文优先级对应内存空间有新数据等待处理；/n步骤8：ARM处理器处理新报文的顺序为：首先读取接收报文数据包描述信息，并将数据包描述信息的读指针加1，根据数据包描述信息中的内容，判断此报文是不是ARM订阅的报文，从而决定是否真正处理数据包描述信息中包含的数据包指针指向的数据报文，用于判断的报文属性包括目标地址、以太网报文类型和APPID；无论ARM处理器是否处理数据包，一旦数据包描述信息的读指针加1，即意味着该接收报文数据包已处理。/n