[发明专利]一种具有CameraLink接口的FPGA系统在审
| 申请号： | 201611019908.2 | 申请日： | 2016-11-17 |
| 公开（公告）号： | CN106454187A | 公开（公告）日： | 2017-02-22 |
| 发明（设计）人： | 宋昱华;姚毅 | 申请（专利权）人： | 凌云光技术集团有限责任公司 |
| 主分类号： | H04N5/77 | 分类号： | H04N5/77;H04N5/232 |
| 代理公司： | 北京弘权知识产权代理事务所(普通合伙)11363 | 代理人： | 逯长明;许伟群 |
| 地址： | 100094 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种具有Camera Link接口的FPGA系统，该系统包括：锁相环，用于将输入的预设时钟生成像素时钟和像素时钟的7倍频时钟；数据格式转换器，用于输出固定数据，及将输入的28位并行数据重新排列后输出目标数据；输出并串转换装置，用于在像素时钟和像素时钟的7倍频时钟作用下，将目标数据和固定数据按照7:1的数据位宽转换比率转换后输出差分数据和差分时钟，差分时钟和差分数据符合Camera Link标准协议的规定；锁相环的输出端与输出并串转换装置的第一输入端相连接，数据格式转换器的输出端与输出并串转换装置的第二输入端相连接。该系统中无需在IP核中定制Camera Link协议，可移植性更高。 | ||
| 搜索关键词： | 一种 具有 cameralink 接口 fpga 系统 | ||
【主权项】：
一种具有Camera Link接口的FPGA系统，其特征在于，包括：锁相环PLL，用于将输入其中的预设时钟生成像素时钟和像素时钟的7倍频时钟；数据格式转换器，用于输出固定数据，以及将输入其中的28位并行数据的数据位重新排列后输出目标数据，所述固定数据设置于所述数据格式转换器中，所述目标数据的数据位顺序与Camera Link标准协议中规定的数据位顺序相同；输出并串转换装置，用于在所述像素时钟和所述像素时钟的7倍频时钟的作用下，将输入其中的所述目标数据按照7:1的数据位宽转换比率进行转换后输出差分数据，以及将输入其中的所述固定数据按照7:1的数据位宽转换比率进行转换后输出差分时钟，所述差分时钟和所述差分数据均符合Camera Link标准协议中的相应规定；所述PLL的输出端与所述输出并串转换装置的第一输入端相连接，所述数据格式转换器的输出端与所述输出并串转换装置的第二输入端相连接。
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