[发明专利]一种基于时钟拉伸技术的高能效二进制加法器

摘要

本发明涉及集成电路技术领域，特别涉及一种基于时钟拉伸技术的高能效二进制加法器。包括数据输入模块、运算模块、预测模块和控制电路模块；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数；运算模块根据预测模块输出的预测信号pre选择不同的运算模式。本发明根据加法器关键路径被激活的概率较小的特点，利用时钟拉伸技术使加法器工作在高速和低速两个不同的运算模式下，其中96.875％的概率工作在高速运算模式，时钟拉伸技术能有效降低加法器的延时；此外，在两种运算模式下，都有比较大的延迟裕度，可以结合自适应电压可调技术，适当降低加法器的电压，从而降低加法器的功耗。

主权项

一种基于时钟拉伸技术的高能效二进制加法器，包括数据输入模块、运算模块、预测模块和控制电路模块；数据输入模块的输入端接外部操作数信号A[0:31]和B[0:31]，其时钟端接外部时钟信号CLK，其使能信号输入端接控制电路模块的输出端，其输出端接运算模块的数据输入端，输出信号为a0[0:31]和a1[0:31]；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数，使能信号EN为高时，外部操作数进入运算模块，使能信号EN为低时，外部操作数不能进入运算模块；运算模块的模式选择输入端接预测模块的输出端，运算模块根据预测模块输出的预测信号pre选择不同的运算模式，当预测信号pre为0时，运算模块工作在高速运算模式，预测信号pre为1时，运算模块工作在低速运算模式；运算模块的数据输出端为整个二进制加法器的数据输出端；预测模块的输入端接数据输入模块输出的部分输出信号a0[15:19]和a1[15:19]，其输出端接控制电路模块的输入端。