[发明专利]基于Verilog模型提取IP硬核设计文件的方法有效
| 申请号： | 201610982427.5 | 申请日： | 2016-11-09 |
| 公开（公告）号： | CN108062424B | 公开（公告）日： | 2021-03-09 |
| 发明（设计）人： | 吴海媚;况波 | 申请（专利权）人： | 成都锐成芯微科技股份有限公司 |
| 主分类号： | G06F30/392 | 分类号： | G06F30/392;G06F115/08 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610041 四川省成都市成都高*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了一种基于Verilog模型提取IP硬核设计文件的方法，包括以下步骤：配置固定格式的Verilog模型文件；在Linux终端调用所述Verilog模型文件运行第一脚本，并产生中间关联的第二脚本；运行第三脚本，调用一个语言脚本及上一步骤产生的所述第二脚本，产生电路引脚约束文件；运行第四脚本，调用GDSII格式版图文件及上一步骤产生的所述电路引脚约束文件，产生LEF格式工艺文件；以及通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将所述LEF格式工艺文件打包输出。本发明优化了物理布图文件的产生和维护流程，使得设计工艺文件的产生过程更易于复用和维护。 | ||
| 搜索关键词： | 基于 verilog 模型 提取 ip 设计 文件 方法 | ||
【主权项】：
1.一种基于Verilog模型提取IP硬核设计文件的方法，包括以下步骤：配置固定格式的Verilog模型文件；在Linux终端调用所述Verilog模型文件运行第一脚本，并产生中间关联的第二脚本；运行第三脚本，调用一个语言脚本及上一步骤产生的所述第二脚本，产生电路引脚约束文件；运行第四脚本，调用GDSII格式版图文件及上一步骤产生的所述电路引脚约束文件，产生LEF格式工艺文件；以及通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将所述LEF格式工艺文件打包输出。
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