[发明专利]模块冗余系统中时钟同步的方法在审
| 申请号： | 201610955666.1 | 申请日： | 2016-10-27 |
| 公开（公告）号： | CN106533601A | 公开（公告）日： | 2017-03-22 |
| 发明（设计）人： | 施华君;陆国强;张利芬;闵杰 | 申请（专利权）人： | 中国电子科技集团公司第三十二研究所 |
| 主分类号： | H04J3/06 | 分类号： | H04J3/06 |
| 代理公司： | 上海汉声知识产权代理有限公司31236 | 代理人： | 郭国中 |
| 地址： | 200233 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供了一种模块冗余系统中时钟同步的方法，包括以下步骤系统启动复位后，FPGA芯片分别对多个冗余模块时钟上升沿进行计数，当计数值达到N后，输出一个中断信号；当计数值达到M且M＞N后，输出一个标志；当其中两个冗余模块均输出标志后，对各冗余模块的标志进行三取二表决后输出清零信号，清零信号将各冗余模块计数值异步清零，此时各冗余模块同步开始计数，从而使冗余模块在能够产生保持相位差不变的中断信号；M和N都是自然数。本发明在冗余模块中分别安装同频率晶振，但在FPGA芯片中对晶振进行同步处理，使冗余模块产生保持相位差不变的中断信号，从而到达同步效果。 | ||
| 搜索关键词： | 模块 冗余 系统 时钟 同步 方法 | ||
【主权项】：
一种模块冗余系统中时钟同步的方法，其特征在于，包括以下步骤：系统启动复位后，FPGA芯片分别对多个冗余模块时钟上升沿进行计数，当计数值达到N后，输出一个中断信号；当计数值达到M且M＞N后，输出一个标志；当其中两个冗余模块均输出标志后，对各冗余模块的标志进行三取二表决后输出清零信号，清零信号将各冗余模块计数值异步清零，此时各冗余模块同步开始计数，从而使冗余模块在能够产生保持相位差不变的中断信号；M和N都是自然数。
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