[发明专利]一种基于FPGA的合并单元秒脉冲同步输出系统及方法

摘要

本发明一种基于FPGA的合并单元秒脉冲同步输出系统及方法，简单方便，解析简单。所述方法包括，步骤1，采用外接秒脉冲对合并单元的内部秒脉冲进行计数；根据合并单元数据输出频率，对其输出数据序号进行循环计数；两计数均在秒脉冲上升沿时刻清零；步骤2，标记接收到外接秒脉冲上升沿时刻的秒计数值和数据序号计数值，计算出内外时钟在周期输出数据之外的时间差，即为同步输出时要调整的时间差，并得到时间差值；步骤3，将同步输出时要调整的时间差在合并单元同步前调整入合并单元数据输出脉冲，且输出脉冲的误差不超过±10微秒，完成合并单元同步输出。所述系统包括均由FPGA实现的计数模块，差值计算模块和数据输出使能模块。

主权项

1.一种合并单元秒脉冲同步输出方法，其特征在于，包括如下步骤，步骤1，采用外接秒脉冲对合并单元的内部秒脉冲进行计数；根据合并单元数据输出频率，对合并单元输出数据序号进行循环计数；两计数均在秒脉冲上升沿时刻清零；采用外部的程序主时钟作为外接秒脉冲的信号源，主时钟为50MHz，周期为20纳秒，其计数值范围在0～500000000，数据输出频率为4kHz，其计数值范围在0～3999；步骤2，标记接收到外接秒脉冲上升沿时刻的秒计数值和数据序号计数值，计算出内外时钟在周期输出数据之外的时间差，即为同步输出时要调整的时间差，并得到时间差值；当检测到外接秒脉冲上升沿时，标记秒计数值为C1，数据序号计数值为C2，时间差计数值为(C1‑12500*C2)；步骤3，当接收到外接秒脉冲后内部秒脉冲的下一个周期开始进入预同步阶段；在预同步阶段中，内部秒脉冲第一个周期为调整阶段；将时间差值补偿到调整阶段时间内的前若干个脉冲中，每个脉冲补偿到的时间在±10毫秒内；在调整阶段结束之后，合并单元正常输出脉冲信号，当下一个外部秒脉冲上升沿到来时，内部秒脉冲同时输出，数据计数值清零，进入同步阶段，实现将同步输出时要调整的时间差在合并单元同步前调整入合并单元数据输出脉冲，且输出脉冲的误差不超过±10微秒，完成合并单元同步输出；合并单元数据输出频率为4kHz，则周期为250微秒，对应主时钟计数为12500，在合并单元同步输出前，需调整输出脉冲数据序号计数值将时间差值(C1‑12500*C2)补偿进去。