[发明专利]一种驱动电路单元及其驱动方法及行栅极驱动集成电路

摘要

本发明公开了一种驱动电路单元及其驱动方法及行栅极驱动集成电路，行栅极驱动集成电路由电源与时钟部分及N级级联的栅极驱动部分构成，所述每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；所述驱动电路单元包括输入模块、反相器模块、缓存模块、传递模块及驱动输出模块，本发明输出模块中，利用直流电源驱动大尺寸的薄膜晶体管，大大降低电路的动态耦合功耗。电路驱动仅采用一种低电平类型的时钟信号驱动，并且能够利用电容自举耦合后的高电压驱动输出晶体管的栅极，能够实现电压的全摆幅输出。

主权项

1.一种驱动电路单元，其特征在于，包括输入模块、反相器模块、缓存模块、传递模块、驱动输出模块、第一电源输入端口VDD、第二电源输入端口VSS、第三电源输入端口VSSL、第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一输出端口COUT、第二输出端口OUT及触发信号端口IN；所述输入模块由第一晶体管及第二晶体管构成，所述第一晶体管及第二晶体管的漏极与触发信号端口IN连接，第一晶体管的栅极与第一时钟输入口CLK1连接，所述第二晶体管的栅极与第三时钟输入口CLK3连接，所述第二晶体管的源极及第一晶体管的源极相连接作为存储电荷M节点；所述反相器模块由第三晶体管及第四晶体管构成，所述第三晶体管的漏极与第一电源输入端口VDD连接，第三晶体管的栅极与第一时钟输入口CLK1连接，所述第三晶体管的源极与第四晶体管的漏极连接构成反相输出节点QB，所述第四晶体管的源极与第一时钟输入口CLK1连接，所述第四晶体管的栅极与缓存模块输出节点Q连接；所述缓存模块由第五、第六、第七及第八晶体管和第一电容构成，所述第五晶体管的漏极与第二时钟输入口CLK2连接，第五晶体管的栅极、第六晶体管的栅极及第一电容的一端均与存储电荷M节点连接，所述第六晶体管的源极、第七晶体管的漏极与第一电容的另一端与缓存模块输出节点Q连接；所述第七晶体管的栅极及第八晶体管的栅极与反相输出节点QB连接，所述第八晶体管的漏极与第三电源输入端口VSSL连接；所述传递模块由第九晶体管、第十晶体管、第十一晶体管及第二电容构成，所述第九晶体管的漏极及第十一晶体管的漏极与第三时钟输入口CLK3连接，第九晶体管的栅极及第二电容的一端与缓存模块输出节点Q连接，第九晶体管的源极、第二电容的另一端、第十晶体管的源极及第十一晶体管的栅极分别与第一输出端口COUT连接，第十晶体管的栅极与反相输出节点QB连接，第十晶体管的漏极与第三电源输入端口VSSL连接，所述第五晶体管的源极、第六晶体管的漏极、第七晶体管的源极及第八晶体管的源极与第十一晶体管的源极连接；所述驱动输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源输入端口VDD连接，所述第十二晶体管的栅极与缓存模块输出节点Q连接，所述第十二晶体管的源极与第十三晶体管的源极相连作为第二输出端口OUT，所述第十三晶体管的漏极与第二电源输入端口VSS连接，所述第十三晶体管的栅极与反相输出节点QB连接。